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          EEPW首頁 >> 主題列表 >> d觸發(fā)器

          基于可逆邏輯電路的脈沖分配器設(shè)計

          • 摘要:可逆邏輯電路能大幅度降低能耗,越來越受到研究人員重視。運(yùn)用可逆邏輯電路對傳統(tǒng)脈沖分配器進(jìn)行可逆設(shè)計,并提供了物理實(shí)現(xiàn)方法。首先對傳統(tǒng)的脈沖分配器中的觸發(fā)器和計數(shù)器進(jìn)行可逆設(shè)計,然后將傳統(tǒng)脈沖分配
          • 關(guān)鍵字: 可逆邏輯電路  D觸發(fā)器  可逆脈沖分配器  電子波導(dǎo)Y-分支開關(guān)  

          同步D觸發(fā)器時序原理

          • 為了避免同步RS觸發(fā)器的輸入信號同時為1,可以在S和R之間接一個“非門”,信號只從S端輸入,并將S端改稱為數(shù)據(jù)輸入端D,如圖15-8所示。這種單輸入的觸發(fā)器稱為同步D觸發(fā)器,也稱D鎖存器。
            由圖可知,S=D,
          • 關(guān)鍵字: D觸發(fā)器  時序  原理    

          同步D觸發(fā)器原理

          • 為了避免同步RS觸發(fā)器的輸入信號同時為1,可以在S和R之間接一個“非門”,信號只從S端輸入,并將S端改稱為數(shù)據(jù)輸入端D,如圖15-8所示。這種單輸入的觸發(fā)器稱為同步D觸發(fā)器,也稱D鎖存器。
            由圖可知,S=D,
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          基于數(shù)據(jù)選擇器和D觸發(fā)器的多輸入時序電路

          • 在SSI時序邏輯電路設(shè)計中,遵循的設(shè)計準(zhǔn)則是:在保證所設(shè)計的時序邏輯電路具有正確功能的前提下,觸發(fā)器的激...
          • 關(guān)鍵字: SSI  數(shù)據(jù)選擇器  D觸發(fā)器  時序電路  

          通用組件實(shí)現(xiàn)基于USB的數(shù)據(jù)采集系統(tǒng)

          •   圖1是基于USB的數(shù)據(jù)采集系統(tǒng)的一種設(shè)計實(shí)例,該數(shù)據(jù)采集系統(tǒng)使用一個采用通用元件的串行模數(shù)轉(zhuǎn)換器,例如D觸發(fā)器、二進(jìn)制計數(shù)器和移位寄存器。利用DLPDesign的DLP-USB245MFIFO-to-USB轉(zhuǎn)換器模塊,可以通過主機(jī)USB端口與外圍設(shè)備通信??梢跃帉懽约旱某绦蛲ㄟ^此模塊來讀取和寫入數(shù)據(jù),或者從DLP網(wǎng)站上下載免費(fèi)的測試應(yīng)用軟件。此外,還可下載National Instruments(美國國家儀器有限公司)的LabView串行讀寫虛擬儀器(VI)。   從主機(jī)將啞元數(shù)據(jù)塊寫入DLP-
          • 關(guān)鍵字: 轉(zhuǎn)換器  USB  D觸發(fā)器  LabView  
          共20條 2/2 « 1 2

          d觸發(fā)器介紹

          邊沿D 觸發(fā)器: 負(fù)跳沿觸發(fā)的主從觸發(fā)器工作時,必須在正跳沿前加入輸入信號。如果在CP 高電平期間輸入端出現(xiàn)干擾信號,那么就有可能使觸發(fā)器的狀態(tài)出錯。而邊沿觸發(fā)器允許在CP 觸發(fā)沿來到前一瞬間加入輸入信號。這樣,輸入端受干擾的時間大大縮短,受干擾的可能性就降低了。邊沿D觸發(fā)器也稱為維持-阻塞邊沿D觸發(fā)器。 電路結(jié)構(gòu): 該觸發(fā)器由6個與非門組成,其中G1和G2構(gòu)成基本RS觸發(fā)器。 [ 查看詳細(xì) ]

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