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DDR的前世與今生（二）
- SDRAM與DDR SDRAM SDRAM是比較久遠(yuǎn)的事情了，但我們一說到它肯定不會和 DDR混淆，我們通常理解的SDRAM其實是SDR SDRAM,為SDRAM的第一代，而DDR1則為第二代，乃至到我們現(xiàn)在使用的DDR4，其實為第五代SDRAM，在此需要澄清一下。以示區(qū)別，后續(xù)文 章里面用SDR來特指SDR SDRAM，而DDR就特指DDR SDRAM了。 就像很多人回復(fù)的一樣，他們的本質(zhì)區(qū)別就是周期操作方 式(也稱時鐘采樣)的差異，這就導(dǎo)致后面設(shè)計上很大的不同。SDR都是“
- 關(guān)鍵字： DDR SDRAM
DDR的前世與今生（一）
- DDR SDRAM全稱為Double Data Rate SDRAM，中文名為“雙倍數(shù)據(jù)率SDRAM”。DDR是在原有的SDRAM的基礎(chǔ)上改進(jìn)而來，嚴(yán)格的說DDR應(yīng)該叫DDR SDRAM，人們習(xí)慣稱為DDR。 說到這里，很多人可能會問SDRAM、DRAM、SRAM或者RAM、ROM到底是什么鬼，怎么區(qū)別的?小編還是來簡單普及下關(guān)于存儲的基礎(chǔ)知識吧。 ROM 和RAM指的都是半導(dǎo)體存儲器，ROM是只讀存儲器(Read-Only Memory)的簡稱，是一種只能讀出事先
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Synopsys推出帶有DisplayPort 1.3和HDCP 2.2的USB 3.1 Type-C IP產(chǎn)品以支持高帶寬數(shù)據(jù)傳輸和內(nèi)容保護(hù)
- 新思科技(Synopsys, Inc.)日前宣布：推出全新的DesignWare? USB-C 3.1/DisplayPort 1.3知識產(chǎn)權(quán)(IP)解決方案，該解決方案集成了USB Type-C?(USB-C?)、SuperSpeed USB 10 Gbps(USB 3.1 Gen 2)和DisplayPort 1.3接口，以及帶有高帶寬數(shù)字內(nèi)容保護(hù)(HDCP)2.2 I
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信號在PCB走線中傳輸時延
- 信號在媒質(zhì)中傳播時，其傳播速度受信號載體以及周圍媒質(zhì)屬性決定。在PCB(印刷電路板)中信號的傳輸速度就與板材DK(介電常數(shù))，信號模式，信號線與信號線間耦合以及繞線方式等有關(guān)。隨著PCB走線信號速率越來越高，對時序要求較高的源同步信號的時序裕量越來越少，因此在PCB設(shè)計階段準(zhǔn)確知道PCB走線對信號時延的影響變的尤為重要。本文基于仿真分析DK，串?dāng)_，過孔，蛇形繞線等因素對信號時延的影響。 1.引言 信號要能正常工作都必須滿足一定的時序要求，隨著信號速率升高，數(shù)字信號的發(fā)展經(jīng)歷了從共同步時鐘到
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是德科技于 DesignCon 展會上展示高速數(shù)字設(shè)計與測試解決方案
- 是德科技公司日前在 DesignCon 2015 展會上展示其高速數(shù)字解決方案。本屆展會于 1 月 28 日到 29 日在美國加州圣克拉拉會展中心舉行，是德科技展位設(shè)于第 725 號展臺。是德科技非常自豪能夠接替其前身惠普公司和安捷倫公司，繼續(xù)擔(dān)任 DesignCon 展會的發(fā)起方和主辦方。一年一度的 DesignCon 展會即將迎來其 20 周年紀(jì)念日。作為主要面向高速通信和半導(dǎo)體行業(yè)中的芯片、電路板和系統(tǒng)設(shè)計工程師的一項活動，它已成為行業(yè)中最重要的展會。 是德科技將展出眾多仿真、建模、測試和
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DDR Memory 系統(tǒng)裕量的特性化研究
- Memory是系統(tǒng)運(yùn)行和性能的核心。設(shè)計人員需要更好地了解內(nèi)存子系統(tǒng)，以優(yōu)化系統(tǒng)吞吐能力。 如今Memory炙手可熱。最近在加利福尼亞州舉行的2014 MemCon盛況空前，展廳里展示了幾乎所有關(guān)于Memory的產(chǎn)品，參會的人也熱情高漲。 會議主題是，是否有更為行之有效的方法來特性化分析DDR Memory的系統(tǒng)裕量。尤其是DDR子系統(tǒng)(DDR controller, PHY和 I/O))被嵌入到芯片用于承擔(dān)處理器和外部DDR存儲器之間的數(shù)據(jù)交互任務(wù)，這使得這種分析變得更加困難。 要知道，
- 關(guān)鍵字： MEMCON Memory DDR-SDRAM
達(dá)成最佳效能/成本的服務(wù)器ASIC IP與系統(tǒng)整合實現(xiàn)40nm高成本效益制造
- 彈性客制化IC設(shè)計領(lǐng)導(dǎo)廠商(Flexible ASIC Leader™)創(chuàng)意電子(Global Unichip Corp.，GUC)與高度創(chuàng)新的fabless Soc – centric IC芯片設(shè)計公司, 信驊科技(ASPEED Technology, Inc.)采用業(yè)界第一個以臺積電公司40nm低功耗(Low Power，LP)工藝節(jié)點的DDR3/4 PHY，大幅加速了一遠(yuǎn)程管理控制器的系統(tǒng)設(shè)計, 此控制器用于服務(wù)器及桌面虛擬化。 創(chuàng)意電子的DDR 3/4 PHY為業(yè)
- 關(guān)鍵字： 創(chuàng)意電子 ASIC DDR
Synopsys將用于Grade 0汽車應(yīng)用的DesignWare NVM IP面積縮小75%
- 加速芯片和電子系統(tǒng)創(chuàng)新而提供軟件、知識產(chǎn)權(quán)(IP)及服務(wù)的全球性領(lǐng)先供應(yīng)商新思科技公司(Synopsys, Inc.，納斯達(dá)克股票市場代碼：SNPS)日前宣布：其用于高壓工藝的DesignWare AEON Trim NVM IP開始供貨。與其它的NVM IP解決方案相比，該款全新的IP將面積縮小達(dá)75%，同時有助于降低汽車IC的成本和尺寸。該IP可用于標(biāo)準(zhǔn)的180納米5V CMOS和BCD工藝，而不需要額外的光罩或工藝步驟。DesignWare NVM IP支持Grade 0汽車應(yīng)用所需要的寬溫度范圍，
- 關(guān)鍵字： Synopsys DesignWare AEC-Q100
Synopsys多協(xié)議DesignWare Enterprise 12G PHY IP
- 新思科技公司(Synopsys, Inc)日前宣布：其多協(xié)議DesignWare? Enterprise 12G PHY IP正式上市，該物理層知識產(chǎn)權(quán)(PHY IP)將使多樣化的高端網(wǎng)絡(luò)和計算應(yīng)用在功耗降低的同時提升了性能。DesignWare Enterprise 12G PHY是專門為應(yīng)對設(shè)計師們所面臨的不斷增長的性能/功耗平衡挑戰(zhàn)而設(shè)計，它使設(shè)計師能夠輕松地將各種企業(yè)級通信協(xié)議集成到他們的系統(tǒng)級芯片(SoC)上，包括PCI Express 3.0、SATA 6G、10GBASE-KR、10GB
- 關(guān)鍵字： Synopsys DesignWare
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