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面向FPGA的ESL工具

　　邏輯設(shè)計(jì)領(lǐng)域正發(fā)生著根本變化，新一代設(shè)計(jì)工具能夠幫助軟件開發(fā)者將其算法表達(dá)直接轉(zhuǎn)換成硬件，而無需學(xué)習(xí)傳統(tǒng)的硬件設(shè)計(jì)技術(shù)。這些工具及相關(guān)設(shè)計(jì)方法學(xué)一起被歸類為電子系統(tǒng)級 (ESL) 設(shè)計(jì)，廣義上指從比目前主流的寄存器傳輸級 (RTL) 更高的抽象級別上開始的系統(tǒng)設(shè)計(jì)與驗(yàn)證方法學(xué)。與硬件語言如 Verilog 和 VHDL比起來，ESL 設(shè)計(jì)語言在語法和語義上與流行的 ANSI C 比較接近。　　ESL 與 FPGA 的關(guān)系　　ESL 工具已經(jīng)存在了一段時(shí)間，而許多人覺得這些工具主要專注于 ASI
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　　Synplicity® 公司日前宣布憑借其 Synplify® DSP 軟件加入了 Xilinx® ESL 計(jì)劃。Xilinx ESL 設(shè)計(jì)生態(tài)系統(tǒng)新增了 Synplify DSP 軟件，充分反映了 Xilinx 作為全球可編程解決方案領(lǐng)先供應(yīng)商在推進(jìn)技術(shù)創(chuàng)新與解決方案發(fā)展方面所作的努力，旨在不斷改進(jìn)高級電子系統(tǒng)級 (ESL) 設(shè)計(jì)技術(shù)。Gary Smith EDA 的市場研究員 Gary Smith 認(rèn)為，ESL 設(shè)計(jì)是 EDA 市場中發(fā)展最快的領(lǐng)域之一，預(yù)計(jì)今后五年的復(fù)合年
關(guān)鍵字：消費(fèi)電子 Synplicity Xilinx ESL DSP 消費(fèi)電子

邏輯設(shè)計(jì)領(lǐng)域正在發(fā)生根本變化。新一代設(shè)計(jì)工具幫助軟件開發(fā)者將其算法表達(dá)直接轉(zhuǎn)換成硬件，而無需學(xué)習(xí)傳統(tǒng)的硬件設(shè)計(jì)技術(shù)。這些工具及相關(guān)設(shè)計(jì)方法學(xué)一起被歸類為電子系統(tǒng)級 (ESL) 設(shè)計(jì)，廣泛地指從比目前主流的寄存器傳輸級 (RTL) 更高的抽象級別上開始的系統(tǒng)設(shè)計(jì)與驗(yàn)證方法學(xué)。與硬件語言如 Verilog 和 VHDL比起來，ESL 設(shè)計(jì)語言在語法和語義上與流行的 ANSI C 比較接近。 ESL 與 FPGA 有何關(guān)系？ ESL 工具已經(jīng)存在了一段時(shí)間，而許多人覺得這些工具主要專注于 ASIC 設(shè)計(jì)
關(guān)鍵字： ESL FPGA 單片機(jī) 嵌入式系統(tǒng)

邏輯設(shè)計(jì)領(lǐng)域正發(fā)生著根本變化，新一代設(shè)計(jì)工具能夠幫助軟件開發(fā)者將其算法表達(dá)直接轉(zhuǎn)換成硬件，而無需學(xué)習(xí)傳統(tǒng)的硬件設(shè)計(jì)技術(shù)。這些工具及相關(guān)設(shè)計(jì)方法學(xué)一起被歸類為電子系統(tǒng)級 (ESL) 設(shè)計(jì)，廣義上指從比目前主流的寄存器傳輸級 (RTL) 更高的抽象級別上開始的系統(tǒng)設(shè)計(jì)與驗(yàn)證方法學(xué)。與硬件語言如 Verilog 和 VHDL比起來，ESL 設(shè)計(jì)語言在語法和語義上與流行的 ANSI C 比較接近。 ESL 與 FPGA 的關(guān)系ESL 工具已經(jīng)存在了一段時(shí)間，而許多人覺得這些工具主要專注于 ASIC 設(shè)計(jì)流程。然
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摘要：本文介紹的ESL技術(shù)為傳統(tǒng)的DSP系統(tǒng)設(shè)計(jì)人員提供了有效的FPGA的設(shè)計(jì)實(shí)現(xiàn)方法。關(guān)鍵詞： DSP；FPGA；ESL 傳統(tǒng)的、基于通用DSP處理器并運(yùn)行由C語言開發(fā)的算法的高性能DSP平臺，正在朝著使用FPGA預(yù)處理器和/或協(xié)處理器的方向發(fā)展。這一最新發(fā)展能夠?yàn)楫a(chǎn)品提供巨大的性能、功耗和成本優(yōu)勢。盡管優(yōu)勢如此明顯，但習(xí)慣于使用基于處理器的系統(tǒng)進(jìn)行設(shè)計(jì)的團(tuán)隊(duì)，仍會(huì)避免使用FPGA，因?yàn)樗麄內(nèi)狈Ρ匾挠布寄?，來將FPGA用作協(xié)處理器(圖1)。不熟悉像VHDL和Verilog這樣
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