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UWB - 智能物聯(lián)的未來之星，你怎么看他？低功耗Wi-Fi解決方案在智能家居的應(yīng)用和發(fā)展結(jié)合超寬帶測距和雷達(dá)功能以實現(xiàn)高級IoT應(yīng)用來這里瞧瞧NXP技術(shù)培訓(xùn)視頻吧>>

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fpga+dsp 文章進(jìn)入fpga+dsp技術(shù)社區(qū)

Altera推出Serial RapidIO IP內(nèi)核

Altera公司 (NASDAQ: ALTR)日前宣布，開始提供新的Serial RapidIO? Gen2 MegaCore?功能知識產(chǎn)權(quán)(IP)，滿足全球通信基礎(chǔ)設(shè)施系統(tǒng)日益增長的帶寬需求。該IP新解決方案成功實現(xiàn)了所有硬件與最新Integrated Device Technology (IDT) RapidIO芯片的互操作性，并支持28 nm Altera Stratix? V FPGA，每通路工作速率高達(dá)6.25 Gbaud。
關(guān)鍵字： Altera IDT 嵌入式 FPGA

基于FPGA的嵌入式智能管理系統(tǒng)的設(shè)計與實現(xiàn)

基于FPGA的嵌入式智能管理系統(tǒng)的設(shè)計與實現(xiàn),近些年，針對智能管理的研究越來越廣泛，采用的技術(shù)也越來越多，如基于單片機開發(fā)的智能監(jiān)控平臺[1]、在Linux內(nèi)核下的智能儀器開發(fā)[2]、對智能管理的某一個方面進(jìn)行研究[3]等。隨著嵌入式核心芯片的高速發(fā)展，傳統(tǒng)嵌
關(guān)鍵字：設(shè)計實現(xiàn) 管理系統(tǒng) 智能 FPGA 嵌入式基于

基于高精度Σ-ΔADC和DSP的廣播級數(shù)字音頻延時器

音頻延時器可用于廣播電臺直播節(jié)目，它將音頻信號延時一段時間后播出，以避免主持人的口誤或聽眾熱線中聽眾的一 ...
關(guān)鍵字：基于高精度 Σ-ΔADC DSP 數(shù)字音頻延時器

基于IP核的FPGA 設(shè)計方法

幾年前設(shè)計專用集成電路(ASIC) 還是少數(shù)集成電路設(shè)計工程師的事, 隨著硅的集成度不斷提高,百萬門的ASIC 已不難實現(xiàn), 系統(tǒng)制造公司的設(shè)計人員正越來越多地采用ASIC 技術(shù)集成系統(tǒng)級功能(System L evel In tegrete - SL
關(guān)鍵字： FPGA IP核設(shè)計方法

DSP實現(xiàn)DTMF信號發(fā)生器的關(guān)鍵技術(shù)

概述·DTMF信號發(fā)生器將按鍵或數(shù)字信號轉(zhuǎn)化成雙音信號?！TMF信號檢測器雙音信號中的信息?！は聢D是一...
關(guān)鍵字： DSP DTMF 信號發(fā)生器

HDTV接收機中Viterbi譯碼器的FPGA實現(xiàn)

高清晰度數(shù)字電視HDTV技術(shù)是當(dāng)今世界上最先進(jìn)的圖像壓縮編碼技術(shù)和數(shù)字通信技術(shù)的結(jié)合。它代表一個國家的科...
關(guān)鍵字： HDTV FPGA 譯碼器

Altera率先在28nm FPGA上測試復(fù)數(shù)高性能浮點DSP設(shè)計

　　Altera公司30日宣布，在業(yè)界率先在28 nm FPGA器件上成功測試了復(fù)數(shù)高性能浮點數(shù)字信號處理(DSP)設(shè)計。獨立技術(shù)分析公司Berkeley設(shè)計技術(shù)有限公司(BDTI)驗證了能夠在Altera Stratix? V和Arria? V 28 nm FPGA開發(fā)套件上簡單方便的高效實現(xiàn)Altera浮點DSP設(shè)計流程，同時驗證了要求較高的浮點DSP應(yīng)用的性能。　　Altera的浮點DSP設(shè)計流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計更改，其工作環(huán)境包括來自MathWorks
關(guān)鍵字： Altera FPGA DSP

基于FPGA的短幀Turbo譯碼器的實現(xiàn)

基于FPGA的短幀Turbo譯碼器的實現(xiàn),Turbo碼雖然具有優(yōu)異的譯碼性能，但是由于其譯碼復(fù)雜度高，譯碼延時大等問題，嚴(yán)重制約了Turbo碼在高速通信系統(tǒng)中的應(yīng)用。因此，如何設(shè)計一個簡單有效的譯碼器是目前Turbo碼實用化研究的重點。本文主要介紹了短幀Tur
關(guān)鍵字：實現(xiàn) Turbo FPGA 基于

基于CPLD的DSP人機接口模塊的設(shè)計

基于CPLD的DSP人機接口模塊的設(shè)計,CPLD(Complex programmable Logic Device，復(fù)雜可編程邏輯器件)是在傳統(tǒng)的PAL、GAL基礎(chǔ)上發(fā)展而來的，具有多種工作方式和高集成、高速、高可靠性等明顯的特點。在超高速領(lǐng)域和實時測控方面有非常廣泛的應(yīng)用，日前的C
關(guān)鍵字：模塊設(shè)計接口人機 CPLD DSP 基于

基于CAN總線的DSP芯片程序的受控加載實現(xiàn)

基于CAN總線的DSP芯片程序的受控加載實現(xiàn),該技術(shù)使對DSP芯片程序的加載可以脫離仿真器而直接受控于列車的主控機#65377;該技術(shù)可靠性高#65380;使用靈活方便,具有很強的實用性#65377;磁懸浮列車上有很多基于DSP芯片的模塊和系統(tǒng)#65377;目前, DSP芯片程序的
關(guān)鍵字：受控加載實現(xiàn) 程序芯片 CAN 總線 DSP 基于

DSP+FPGA結(jié)構(gòu)在雷達(dá)模擬系統(tǒng)中的應(yīng)用

1 引言隨著信息技術(shù)革命的深入和計算機技術(shù)的飛速發(fā)展，低速、低可靠性的單片機以及小規(guī)模的集成電路已經(jīng)越來越不能滿足需要，正逐漸被DSP與可編程邏輯器件(如FPGA、CPLD)所取代。一方面，數(shù)字信號處理技術(shù)逐漸地發(fā)展
關(guān)鍵字： FPGA DSP 雷達(dá)模擬系統(tǒng)

利用平臺FPGA器件進(jìn)行多媒體、視頻和圖像應(yīng)用設(shè)計

當(dāng)今生活的時代，多媒體通信的出現(xiàn)和流行是大勢所趨。隨著數(shù)字電視(DTV)、IP視頻傳輸、數(shù)字相機、無線視頻、醫(yī)療圖像和視頻監(jiān)控等應(yīng)用的興起，目前提供音頻和數(shù)據(jù)服務(wù)的許多系統(tǒng)都會隨實時視頻技術(shù)的應(yīng)用而有不同程度
關(guān)鍵字： FPGA 器件多媒體視頻

面向FPGA的EDA工具突破復(fù)雜性屏障

FPGA器件不僅提供可與許多ASIC器件媲美的運行速度和門電路容量，而且促進(jìn)了EDA工具在該市場中的發(fā)展。要點FPGA 提供單片系統(tǒng)設(shè)計需要的功能。多數(shù) FPGA 廠商提供自己的開發(fā)支持軟件。靈活地以多個廠商的器件為目標(biāo)的
關(guān)鍵字： FPGA EDA

基于DSP和ARM9的汽車縱向碰撞預(yù)警系統(tǒng)設(shè)計

引言利用圖像傳感器感知前方道路交通環(huán)境與障礙物位置，實現(xiàn)安全車距測量，對處于碰撞危險的汽車及時報警有利于減少交通事故，提高道路交通安全。由于理論計算的安全車距首先要以保障安全為前提，經(jīng)常與駕駛員在行駛
關(guān)鍵字： ARM9 DSP 汽車碰撞預(yù)警

飛思卡爾宏蜂窩產(chǎn)品完善QorIQ Qonverge片上基站組合

飛思卡爾在其QorIQ Qonverge產(chǎn)品線上增加了宏蜂窩片上系統(tǒng)解決方案，推出了業(yè)界首個基于通用架構(gòu)的片上基站組合。飛思卡爾新的 QorIQ Qonverge B4420 基帶處理器可提供較高的吞吐量，允許最多 250 位用戶同時進(jìn)行多模操作，且支持LTE、LTE高級和WCDMA(HSPA+)標(biāo)準(zhǔn)。
關(guān)鍵字：飛思卡爾 B4420 宏蜂窩 DSP 201210

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fpga+dsp電路

利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開關(guān)電源設(shè)計的方法
一種基于DSP和USB的指紋識別系統(tǒng)設(shè)計
基于FPGA的機載顯示系統(tǒng)架構(gòu)設(shè)計與優(yōu)化
基于FPGA+DSP遠(yuǎn)程監(jiān)控器設(shè)計與實現(xiàn)

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如何使用FPGA實現(xiàn)BP神經(jīng)網(wǎng)絡(luò)的仿真線設(shè)計
基于UDP協(xié)議和FPGA的點到點數(shù)據(jù)傳輸方案
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