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基于FPGA技術(shù)的RS 232接口時(shí)序電路設(shè)計(jì)

摘要：RS 232接口是現(xiàn)在最常用的一種通信接口。隨著FPGA技術(shù)的高速發(fā)展，一些常見(jiàn)的接口電路的時(shí)序電路可以通過(guò)FPGA實(shí)現(xiàn)，通過(guò)這種設(shè)計(jì)可減少電路系統(tǒng)元件的數(shù)量，提高系統(tǒng)集成度和可靠性。詳細(xì)闡述了如何通過(guò)FPGA實(shí)
關(guān)鍵字： FPGA 232 接口時(shí)序電路設(shè)計(jì)

基于FPGA的LCD測(cè)試用信號(hào)發(fā)生器設(shè)計(jì)

摘要：在檢測(cè)液晶屏特性和質(zhì)量時(shí)，需要控制液晶屏顯示一些標(biāo)準(zhǔn)信號(hào)。已有的一些信號(hào)產(chǎn)生設(shè)備產(chǎn)生的是AV信號(hào)、VGA信號(hào)或YPhPr信號(hào)等模擬制式的信號(hào)。模擬制式的信號(hào)需要經(jīng)過(guò)圖形處理器(GPU)轉(zhuǎn)換成數(shù)字LVDS信號(hào)，然后輸
關(guān)鍵字： FPGA LCD 測(cè)試信號(hào)發(fā)生器

基于FPGA的數(shù)字穩(wěn)定校正單元的實(shí)現(xiàn)

摘要：為了實(shí)現(xiàn)對(duì)非相干雷達(dá)的接收相參處理，基于數(shù)字穩(wěn)定校正(DSU)的原理，采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語(yǔ)言，設(shè)計(jì)了一種基于FPGA的DSU硬件實(shí)現(xiàn)方法。實(shí)驗(yàn)結(jié)果表明基于FPGA的DSU方法可以提高程序的
關(guān)鍵字： FPGA 數(shù)字穩(wěn)定校正

基于A(yíng)RM+FPGA的高速同步數(shù)據(jù)采集方案

標(biāo)簽：ARM+FPGA 數(shù)據(jù)采集大多數(shù)的勘探、觀(guān)測(cè)工作都是在嚴(yán)苛的環(huán)境中進(jìn)行的，對(duì)數(shù)據(jù)的準(zhǔn)確性、實(shí)時(shí)性都有著較高的要求，并且大多情況下要求多參數(shù)同步測(cè)量。北京恒頤針對(duì)勘探、測(cè)控等行業(yè)的特點(diǎn)，推出了基于A(yíng)RM+FPGA
關(guān)鍵字：數(shù)據(jù)采集方案同步高速 ARM FPGA 基于

嵌入式與邊界設(shè)備提供了測(cè)試機(jī)會(huì)

有兩類(lèi)應(yīng)用提出了設(shè)計(jì)與測(cè)試挑戰(zhàn)，雖然它們并不要求最高的帶寬、數(shù)據(jù)速率和存儲(chǔ)器深度。據(jù)Agilent技術(shù)公...
關(guān)鍵字：嵌入式系統(tǒng) 測(cè)試與測(cè)量 FPGA

Altera發(fā)售業(yè)界最快、具有背板功能收發(fā)器的Stratix V FPGA

2012年8月1號(hào)，北京——Altera公司(Nasdaq: ALTR)今天宣布，開(kāi)始批量發(fā)售FPGA業(yè)界性能最好、具有背板功能的收發(fā)器。Altera的Stratix® V FPGA是業(yè)界唯一能夠提供14.1 Gbps收發(fā)器帶寬的FPGA，也是唯一支持最新一代光纖通道協(xié)議(16GFC)的FPGA。背板、交換機(jī)、數(shù)據(jù)中心、云計(jì)算應(yīng)用、測(cè)試測(cè)量系統(tǒng)以及存儲(chǔ)區(qū)域網(wǎng)的開(kāi)發(fā)人員采用Altera最新一
關(guān)鍵字： Altera FPGA

利用FPGA搭建高等級(jí)視頻監(jiān)控系統(tǒng)

標(biāo)簽：HD PCB全視頻幀速率下的高分辨率(HD)安全監(jiān)控處理系統(tǒng)對(duì)處理器件的要求越來(lái)越高，單芯片DSP處理已經(jīng)無(wú)法適應(yīng)，多芯片、多核或者CPU+DSP的方式雖然在某些情況下能夠滿(mǎn)足需求，但其在PCB成本、系統(tǒng)資源占用以及
關(guān)鍵字：視頻監(jiān)控系統(tǒng) 高等級(jí) 搭建 FPGA 利用

基于FPGA的34位串行編碼信號(hào)設(shè)計(jì)與實(shí)現(xiàn)

摘要：為實(shí)現(xiàn)某專(zhuān)用接口裝置的接口功能檢測(cè)，文中詳細(xì)地介紹了一種34位串行碼的編碼方式，并基于FPGA芯片設(shè)計(jì)了該類(lèi)型編碼的接收、發(fā)送電路。重點(diǎn)分析了電路各模塊的設(shè)計(jì)思路。電路采用SOPC模塊作為中心控制器，設(shè)計(jì)
關(guān)鍵字： FPGA 串行編碼信號(hào)設(shè)計(jì)

基于FPGA的DDC設(shè)計(jì)及仿真

摘要：在軟件無(wú)線(xiàn)電數(shù)字接收機(jī)中，從AD前端采集過(guò)來(lái)的數(shù)字信號(hào)頻率高達(dá)72 MHz，如此高的頻率使得后端DSP不能直接完成相關(guān)的數(shù)字信號(hào)處理任務(wù)。因此合理的設(shè)計(jì)基于FPGA的DDC，以降低數(shù)字信號(hào)頻率，方便后端DSP實(shí)時(shí)完成
關(guān)鍵字： FPGA DDC 仿真

基于FPGA部分動(dòng)態(tài)可重構(gòu)的信號(hào)解調(diào)系統(tǒng)的實(shí)現(xiàn)

摘要：針對(duì)調(diào)制樣式在不同環(huán)境下的變化，采用了FPGA部分動(dòng)態(tài)可重構(gòu)的新方法，通過(guò)對(duì)不同調(diào)制樣式信號(hào)的解調(diào)模塊的動(dòng)態(tài)加載，來(lái)實(shí)現(xiàn)了不同環(huán)境下針對(duì)不同調(diào)制樣式的解調(diào)這種方式比傳統(tǒng)的設(shè)計(jì)方式具有更高的靈活性、可
關(guān)鍵字： FPGA 部分動(dòng)態(tài)可重構(gòu) 信號(hào)解調(diào)系統(tǒng)

基于Verilog HDL語(yǔ)言的CAN總線(xiàn)控制器設(shè)計(jì)及驗(yàn)證

摘要：在此利用VerilogHDL設(shè)計(jì)了一款CAN總線(xiàn)控制器，首先根據(jù)協(xié)議把整個(gè)CAN總線(xiàn)控制器劃分為接口邏輯管理、寄...
關(guān)鍵字： CAN總線(xiàn) 控制器 FPGA Verilog HDL

基于FPGA的雙模式光伏電池測(cè)試儀

摘要：為了解決傳統(tǒng)的光伏測(cè)試儀功能單一，只能夠測(cè)量光伏電池基本參數(shù)的問(wèn)題，采用了增加采樣信道，由FPGA控制采樣模式的方法，設(shè)計(jì)完成了一款雙模式的光伏電池測(cè)試儀。在完成光伏電池I-V曲線(xiàn)等參數(shù)測(cè)量的同時(shí)可以實(shí)
關(guān)鍵字： FPGA 雙模式光伏電池測(cè)試儀

MP3數(shù)字播放機(jī)系統(tǒng)的FPGA設(shè)計(jì)介紹

MP3數(shù)字播放機(jī)系統(tǒng)的FPGA設(shè)計(jì)介紹,1 引言

MPEG（活動(dòng)影像專(zhuān)業(yè)人員組織）是為數(shù)字音頻確定單一編碼和解碼（壓縮/解壓縮）方法于1988年建立的。1992年，國(guó)際標(biāo)準(zhǔn)組織（ISO）和國(guó)際電工委員會(huì)（IEC）為音頻和視頻編碼建立了MPEG1（ISO/IEC11172）標(biāo)準(zhǔn)
關(guān)鍵字：設(shè)計(jì) 介紹 FPGA 系統(tǒng) 數(shù)字播放機(jī) MP3

FPGA時(shí)序收斂分析

FPGA時(shí)序收斂分析,您編寫(xiě)的代碼是不是雖然在仿真器中表現(xiàn)正常，但是在現(xiàn)場(chǎng)卻斷斷續(xù)續(xù)出錯(cuò)?要不然就是有可能在您使用更高版本的工具鏈進(jìn)行編譯時(shí)，它開(kāi)始出錯(cuò)。您檢查自己的測(cè)試平臺(tái)，并確認(rèn)測(cè)試已經(jīng)做到 100% 的完全覆蓋，而且所有測(cè)試
關(guān)鍵字：分析收斂時(shí)序 FPGA

基于VHDL和FPGA的多種分頻實(shí)現(xiàn)方法介紹

基于VHDL和FPGA的多種分頻實(shí)現(xiàn)方法介紹,分頻器是數(shù)字系統(tǒng)設(shè)計(jì)中的基本電路，根據(jù)不同設(shè)計(jì)的需要，我們會(huì)遇到偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻等，有時(shí)要求等占空比，有時(shí)要求非等占空比。在同一個(gè)設(shè)計(jì)中有時(shí)要求多種形式的分頻。通常由計(jì)數(shù)器或計(jì)數(shù)器的級(jí)聯(lián)
關(guān)鍵字：方法介紹實(shí)現(xiàn) 多種 VHDL FPGA 基于

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利用FPGA資源和最小模擬電路發(fā)電進(jìn)行開(kāi)關(guān)電源設(shè)計(jì)的方法
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