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深層解析FPGA
- 概覽高端設計工具很少有甚至是沒有硬件設計技術的工程師和科學家提供現(xiàn)場可編程門陣列(FPGA)。無論你使用圖形化設計程序，ANSI C語言還是VHDL語言，如此復雜的合成工藝會不禁讓人去想FPGA真實的運作情況。在這個芯
- 關鍵字： FPGA
免費的 I/O：改進 FPGA 時鐘分配控制(圖)
- 同步數(shù)字系統(tǒng)中的時鐘信號(如遠程通信中使用的)為系統(tǒng)中的數(shù)據(jù)傳送定義了時間基準。一個時鐘分配網(wǎng)絡由多個時鐘信號組成，由一個點將所有信號分配給需要時鐘信號的所有組件。因為時鐘信號執(zhí)行關鍵的系統(tǒng)功能，很顯然應給予更多的關注，不僅在時鐘的特性(即偏移和抖動)方面，還有那些組成時鐘分配網(wǎng)絡的組件。 FPGA開發(fā)團隊不斷面臨過于繁瑣、復雜的時鐘網(wǎng)絡的挑戰(zhàn)。各種因素，包括不斷增加的I/O需求、降低成本的要求和減少印刷電路板設計更改的需要，迫使設計人員重新審視時鐘網(wǎng)絡。本文將探討FPGA時鐘分配控制方面的挑戰(zhàn)
- 關鍵字： FPGA 時鐘
基于FPGA的時鐘頻率同步設計與應用
- 網(wǎng)絡化運動控制是未來運動控制的發(fā)展趨勢，隨著高速加工技術的發(fā)展，對網(wǎng)絡節(jié)點間的時間同步精度提出了更高的要求。如造紙機械，運行速度為1 500～1 800m/min，同步運行的電機之間1μs的時間同步誤差將造成30 μm的運動誤差。高速加工中心中加工速度為120 m/min時，伺服電機之間1μs的時間同步誤差，將造成2 μm的加工誤差，影響了加工精度的提高。 分布式網(wǎng)絡中節(jié)點的時鐘通常是采用晶振+計數(shù)器的方式來實現(xiàn)，由于晶振本身的精度以及穩(wěn)定性問題，造成了時間運行的誤差。時
- 關鍵字： FPGA 時鐘頻率
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