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Nios II系統(tǒng)在數(shù)字式心電診監(jiān)測(cè)設(shè)備中的應(yīng)用

（1、武漢科技學(xué)院河北武漢 430073；2、華中科技大學(xué) 同濟(jì)醫(yī)學(xué)院河北武漢 430000） 1 引言心電檢測(cè)儀是醫(yī)學(xué)界運(yùn)用廣泛的一種心電監(jiān)測(cè)設(shè)備，他主要由12導(dǎo)聯(lián)心電傳感器和心電信號(hào)處理設(shè)備兩部分組成，目前運(yùn)用廣泛的數(shù)字式心電檢測(cè)儀大都是由DSP處理器外加一個(gè)單片機(jī)（MCU），通過編寫復(fù)雜的并行通訊協(xié)議來(lái)完成的，這種結(jié)構(gòu)雖然有較高的精度，但硬件設(shè)計(jì)復(fù)雜，軟件編寫煩瑣，相應(yīng)的開發(fā)周期長(zhǎng)，研制成本高。本設(shè)計(jì)采用Altera公司先進(jìn)的SOPC（可編程片上系統(tǒng)）解決方案--以32位Nios I
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基于FPGA的數(shù)字式心率計(jì)

心率計(jì)是常用的醫(yī)學(xué)檢查設(shè)備，實(shí)時(shí)準(zhǔn)確的心率測(cè)量在病人監(jiān)控、臨床治療及體育競(jìng)賽等方面都有著廣泛的應(yīng)用。心率測(cè)量包括瞬時(shí)心率測(cè)量和平均心率測(cè)量。瞬時(shí)心率不僅能夠反映心率的快慢。同時(shí)能反映心率是否勻齊；平均心率雖只能反映心率的快慢，但記錄方便，因此這兩個(gè)參數(shù)在測(cè)量時(shí)都是必要的。　　測(cè)量心率有模擬和數(shù)字兩種方法。模擬方法是在給定的時(shí)間間隔內(nèi)計(jì)算R波（或脈搏波）的脈沖個(gè)數(shù)，然后將脈沖計(jì)數(shù)乘以一個(gè)適當(dāng)?shù)某?shù)測(cè)量心率的。這種方法的缺點(diǎn)是測(cè)量誤差較大、元件參數(shù)調(diào)試?yán)щy、可靠性差。數(shù)字方法是先測(cè)量相鄰R波之間的時(shí)間，
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PCB電源供電系統(tǒng)的分析與設(shè)計(jì)

當(dāng)今，在沒有透徹掌握芯片、封裝結(jié)構(gòu)及pcb的電源供電系統(tǒng)特性時(shí)，高速電子系統(tǒng)的設(shè)計(jì)是很難成功的。事實(shí)上，為了滿足更低的供電電壓、更快的信號(hào)翻轉(zhuǎn)速度、更高的集成度和許多越來(lái)越具有挑戰(zhàn)性的要求，很多走在電子設(shè)計(jì)前沿的公司在產(chǎn)品設(shè)計(jì)過程中為了確保電源和信號(hào)的完整性，對(duì)電源供電系統(tǒng)的分析投入了大量的資金，人力和物力。電源供電系統(tǒng)(pds)的分析與設(shè)計(jì)在高速電路設(shè)計(jì)領(lǐng)域，特別是在計(jì)算機(jī)、半導(dǎo)體、通信、網(wǎng)絡(luò)和消費(fèi)電子產(chǎn)業(yè)中正變得越來(lái)越重要。隨著超大規(guī)模集成電路技術(shù)不可避免的進(jìn)一步等比縮小，集成電路的供電
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MAX2235的電路板布局優(yōu)化技術(shù)

max2235是三級(jí)功率放大器，工作范圍為800mhz至1000mhz，能夠?yàn)間sm和ism設(shè)備提供高達(dá)30dbm的輸出功率。但是，實(shí)際設(shè)計(jì)中要想獲得最佳性能并不容易，前提是必須保證良好的pc板布局。本文提供了經(jīng)過驗(yàn)證的電路板布局的相關(guān)實(shí)踐經(jīng)驗(yàn)，有助于用戶理解功率放大器特性以及所述方法的基本原理。概述 max2235是一款三級(jí)功率放大器，工作范圍為800mhz至1ghz，能夠?yàn)間sm和ism設(shè)備提供高達(dá)30dbm的輸出功率。但是，實(shí)際應(yīng)用中要想獲得最佳性能并不容易，前提是必須保證良
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正確的電路板布板降低開關(guān)模式轉(zhuǎn)換器的EMI

在該降壓轉(zhuǎn)換器原理圖中，互補(bǔ)驅(qū)動(dòng)信號(hào)控制開關(guān)晶體管q1和q2，使其工作在開關(guān)狀態(tài)下，以達(dá)到較高的效率。在圖1b中，開關(guān)節(jié)點(diǎn)電壓vlx以及晶體管電流i1和i2為方波，具有高頻分量。電感電流i3是三角波，也是可能的噪聲源。這些波形能夠?qū)崿F(xiàn)較高的效率，但是從emi的角度看，卻存在很大問題。圖1b. 降壓轉(zhuǎn)換器的電流和電壓波形。開關(guān)晶體管電流i1和和i2，以及開關(guān)節(jié)點(diǎn)電壓vlx接近方波，是可能的emi輻射源。一個(gè)理想的轉(zhuǎn)換器不會(huì)產(chǎn)生外部電磁場(chǎng)，只在輸入端吸收直流電流
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用單片機(jī)實(shí)現(xiàn)SRAM工藝FPGA的加密應(yīng)用

在現(xiàn)代電子系統(tǒng)設(shè)計(jì)中，由于可編程邏輯器件的卓越性能、靈活方便的可升級(jí)特性，而得到了廣泛的應(yīng)用。由于大規(guī)模高密度可編程邏輯器件多采用SRAM工藝，要求每次上電，對(duì)FPGA器件進(jìn)行重配置，這就使得可以通過監(jiān)視配置的位數(shù)據(jù)流，進(jìn)行克隆設(shè)計(jì)。因此，在關(guān)鍵、核心設(shè)備中，必須采用加密技術(shù)保護(hù)設(shè)計(jì)者的知識(shí)產(chǎn)權(quán)。 1　基于SRAM工藝FPGA的保密性問題　　通常，采用SRAM工藝的FPGA芯片的的配置方法主要有三種：由計(jì)算機(jī)通過下載電纜配置、用專用配置芯片（如Altera公司的EPCX系列芯片）配置、采用存儲(chǔ)器
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射頻電路板設(shè)計(jì)技巧

成功的RF設(shè)計(jì)必須仔細(xì)注意整個(gè)設(shè)計(jì)過程中每個(gè)步驟及每個(gè)細(xì)節(jié)，這意味著必須在設(shè)計(jì)開始階段就要進(jìn)行徹底的、仔細(xì)的規(guī)劃，并對(duì)每個(gè)設(shè)計(jì)步驟的進(jìn)展進(jìn)行全面持續(xù)的評(píng)估。而這種細(xì)致的設(shè)計(jì)技巧正是國(guó)內(nèi)大多數(shù)電子企業(yè)文化所欠缺的。近幾年來(lái)，由于藍(lán)牙設(shè)備、無(wú)線局域網(wǎng)絡(luò)(WLAN)設(shè)備，和移動(dòng)電話的需求與成長(zhǎng)，促使業(yè)者越來(lái)越關(guān)注RF電路設(shè)計(jì)的技巧。從過去到現(xiàn)在，RF電路板設(shè)計(jì)如同電磁干擾(EMI)問題一樣，一直是工程師們最難掌控的部份，甚至是夢(mèng)魘。若想要一次就設(shè)計(jì)成功，必須事先仔細(xì)規(guī)劃和注重細(xì)節(jié)才能奏效。射頻(RF)電路板設(shè)計(jì)
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賽靈思VIRTEX-5 成為全球首個(gè)通過所有v1.1標(biāo)準(zhǔn)測(cè)試的FPGA

通過PCI EXPRESS兼容性測(cè)試 - 賽靈思VIRTEX-5 成為全球首個(gè)通過所有v1.1標(biāo)準(zhǔn)測(cè)試的FPGA 經(jīng)驗(yàn)證的解決方案使用戶可快速采用業(yè)界速度最快的、內(nèi)建低功耗PCI Express 端點(diǎn)模塊和串行收發(fā)器的65nm FPGA 靈思公司( Xilinx, Inc. (NASDAQ: XLNX))宣布其Virtex™-5&nbs
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賽靈思最新版ISE大幅縮短FPGA設(shè)計(jì)周期

賽靈思公司（Xilinx, Inc.）推出業(yè)界應(yīng)用最廣泛的集成軟件環(huán)境（ISE）設(shè)計(jì)套件的最新版本ISE 9.1i。新版本專門為滿足業(yè)界當(dāng)前面臨的主要設(shè)計(jì)挑戰(zhàn)而優(yōu)化，這些挑戰(zhàn)包括時(shí)序收斂、設(shè)計(jì)人員生產(chǎn)力和設(shè)計(jì)功耗。除了運(yùn)行速度提高2.5倍以外，ISE 9.1i還新采用了SmartCompile 技術(shù)，因而可在確保設(shè)計(jì)中未變更部分實(shí)施結(jié)果的同時(shí)，將硬件實(shí)現(xiàn)的速度再提高多達(dá)6倍。同時(shí)，ISE 9.1i 還優(yōu)化了其最新65nm Virtex-
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以太網(wǎng)到多路E1適配電路設(shè)計(jì)及FPGA實(shí)現(xiàn)

伴隨著Internet的迅速發(fā)展，IP已經(jīng)成為綜合業(yè)務(wù)通信的首選協(xié)議，其承載的信息量也在成倍增長(zhǎng)，如何利用現(xiàn)有的電信資源組建寬帶IP網(wǎng)絡(luò)是近年來(lái)研究的熱點(diǎn)。目前，比較成熟的技術(shù)主要有IP over SDH(POS)和IP over ATM（POA）。POS將IP包直接裝入SDH的虛容器中，通道開銷少、實(shí)現(xiàn)簡(jiǎn)單，具有自動(dòng)保護(hù)切換功能；POA的復(fù)接過程比較復(fù)雜，可以通過高系統(tǒng)開銷提供較好的服務(wù)質(zhì)量保證（QOS）。從目前的市場(chǎng)看，各大通信設(shè)備商都推出了基于POS/POA的產(chǎn)品，但總體成本較高，主要面向的是一些高
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FPGA:來(lái)日方長(zhǎng)顯身手--專訪Altera總裁兼CEO John Daane

Altera是一個(gè)團(tuán)結(jié)緊密的團(tuán)體，每一個(gè)成員都有共同的堅(jiān)定的信念和為此信念?yuàn)^斗不息的激情。我從John Daane身上也看到這一點(diǎn)。Daane是一位年輕的CEO，在加入Altera之前，他在LSI Logic公司工作了15年，負(fù)責(zé)ASIC技術(shù)的研發(fā)。這又是他們的一個(gè)共同特點(diǎn)，這些投身FPGA事業(yè)的人物，幾乎都曾是ASIC行業(yè)的專家?？磥?lái)他們的確是一群志同道合的人，在若干年前看到FPGA行業(yè)發(fā)展的大好前景，所以聚到一起來(lái)了。如果現(xiàn)在讓我歷
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DVB-C解交織器的FPGA實(shí)現(xiàn)

卷積交織和解交織原理簡(jiǎn)介在DVB-C系統(tǒng)當(dāng)中，實(shí)際信道中的突發(fā)錯(cuò)誤往往是由脈沖干擾、多徑衰落引起的，在統(tǒng)計(jì)上是相關(guān)的，所以一旦出現(xiàn)不能糾正的錯(cuò)誤時(shí)，這種錯(cuò)誤將連續(xù)存在。因此在DVB-C系統(tǒng)里，采用了卷積交織來(lái)解決這種問題。它以一定規(guī)律擾亂源符號(hào)數(shù)據(jù)的時(shí)間順序，使其相關(guān)性減弱，然后將其送入信道，解交織器按相反規(guī)律恢復(fù)出源符號(hào)數(shù)據(jù)。 DVB-C的卷積交織和解交織原理為：交織由I=12(I為交織深度)個(gè)分支構(gòu)成。每個(gè)分支的延時(shí)逐漸遞增，遞增的單元數(shù)M=n/I=204/12=17(M為交織基數(shù))。這里的
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