繞過先進制程封鎖線，SDSoW技術深度揭秘。

作者 |  ZeR0
編輯 |  漠影
跨越先進芯片制程的屏障，已然迫在眉睫。看向全球，半導體產(chǎn)業(yè)景氣度持續(xù)低迷，多家巨頭半只腳已邁入寒冬。就連最新財季凈利飆漲的全球晶圓代工龍頭臺積電，也開始使出預警業(yè)績下滑、削減投資預算、關閉4臺EUV光刻機、鼓勵員工休假的“過冬”連環(huán)計。更大的糟心事還在接踵而至。10月蘋果、高通、英偉達、聯(lián)發(fā)科、AMD等臺積電大客戶的“砍單”余震還沒消止，尚未出世的臺積電3nm又被曝遭蘋果臨時“撤單”的暴擊，據(jù)傳臺積電已揮刀斬向自家供應鏈，砍單幅度高達40%~50%。作為全球先進制程爭霸賽中的“頭號贏家”，臺積電前不久還硬氣地向蘋果提出漲價，怎么這會兒又頹勢盡露？市場原因是，此前全球信息產(chǎn)業(yè)因經(jīng)歷“缺芯”危機而大舉搶芯囤芯，提前預定各大晶圓廠不少產(chǎn)能。今年消費電子需求轉冷、設備商賣貨不暢，唇亡則齒寒，“砍單效應”層層傳遞至芯片業(yè)。技術原因是，臺積電首批3nm的表現(xiàn)“撲街”了。蘋果本就對供應鏈要求嚴苛且精打細算，結果臺積電3nm非但性能參數(shù)不達標、良品率低，成本還很高，對蘋果來說已經(jīng)不是一筆劃算的買賣。但這也怪不得臺積電，3nm技術之困，其實是當前全球芯片產(chǎn)業(yè)都在面臨的殘酷境地——隨著硅基材料工藝逼近物理極限，技術演進越來越難，僅靠制程工藝的進步，已經(jīng)帶不動芯片性價比的提升了。

▲芯片流片成本隨著制程工藝演進而迅速上升

不再奉摩爾定律為圭臬的半導體企業(yè)們，急需探出一條新路，以跟上旺盛暴漲的算力需求。這也是為什么近年來圍繞半導體材料、結構、封裝、工具等創(chuàng)新技術路徑紛紛走上快車道。對于中國大陸半導體產(chǎn)業(yè)而言，壓力更甚一籌。美國政府變本加厲地濫用國家力量，遏制阻滯中國大陸芯片產(chǎn)業(yè)的發(fā)展。在先進制造相關技術屢遭鉗制的背景之下，立足國情揚長避短，整合既有本土優(yōu)勢，探索創(chuàng)新路徑，已是燃眉之急。在中國工程院院士鄔江興看來，比起削足適履，做一雙合腳的鞋，才是中國半導體產(chǎn)業(yè)的換道超車的機會所在。而能夠繞開先進制程屏障、將系統(tǒng)綜合效益顯著提升的SDSoW（軟件定義晶上系統(tǒng)）技術，也許就是雙合腳的鞋。
01.芯片發(fā)展面臨“三堵墻”計算架構變革時不我待

在信息化進程下，海量數(shù)據(jù)爆炸式增長，造成前所未有的數(shù)據(jù)挑戰(zhàn)：算不及、存不下、運不走。鄔江興院士曾總結當前芯片產(chǎn)業(yè)發(fā)展面臨的“三堵墻”。第一堵墻是物理極限，工藝節(jié)點進步逐漸逼近1nm物理極限；第二堵墻是良率極限，單芯片尺寸越做越大，但良率控制越來越難，合格率顯著下滑；第三堵墻是封裝極限，先進封裝技術遭遇散熱或規(guī)模瓶頸，功耗問題日益凸顯，難以支持大規(guī)模Die的高級封裝。

一方面，登納德縮放定律失效，摩爾定律放緩，令制程工藝進步對單芯片計算性能的貢獻比例不再顯著；另一方面，從芯片、模組、機匣、機架到系統(tǒng)，逐層堆疊的工程技術路線面臨性能、功耗、時延、可靠性等多方面的發(fā)展瓶頸。我們做個簡單推演：芯粒從晶圓被切出來，被封裝到模組，多個模組拼成板卡，多個板卡組成機架，眾多機架再組成分散到不同機房的集群，隨著通信范圍擴大，連接越來越稀疏，每過一級傳輸都會對帶寬施加限制，有效的算力、存儲力、網(wǎng)絡通信力層層折損，能效越來越低。也就是說，原本芯片能發(fā)揮出十成的功力，按照現(xiàn)有的“堆砌式”工程技術路線去走，等到系統(tǒng)層面，它的功力已經(jīng)折損到只剩下一成。這就好比建設現(xiàn)代摩天大樓，如果用一塊磚頭一抹水泥的老辦法來堆砌，這棟樓越往上蓋承重壓力越大，而且根本扛不住地震暴風；要讓大樓足夠堅固穩(wěn)定，必須根據(jù)超高層建筑結構的受力特點，來設計作為大樓中心支撐的整體鋼架。同樣，大型信息基礎設施亦是一個復雜精密的系統(tǒng)級工程，要減少從芯片到系統(tǒng)的“逐級插損”，需從計算體系結構層面進行全維創(chuàng)新。針對這些問題，鄔江興院士帶領團隊提出了軟件定義晶上系統(tǒng)（SDSoW，Software Defined System on Wafer），將大型信息基礎設施的工程技術路線從“逐層堆疊式”演進為由異質材料、不同制程工藝的各種芯粒異構集成的“拼接組裝式”。打個比方，“逐層堆疊式”路線像從鄉(xiāng)、縣到市再到省，一級一級地管理指揮；而“拼接組裝式”路線通過將所有芯粒集中放在一塊大晶圓上，實現(xiàn)了無插損的扁平化指揮。

據(jù)鄔江興院士團隊與寒武紀聯(lián)合測算，基于SDSoW技術路線，在28nm工藝條件下，僅用16塊晶圓，就能構建與美國超算Summit同等的算力，同時功耗僅為其1/80、占地面積為其1/16，造價僅為1/5；84塊晶圓即可構建E級機器，功耗僅有“堆砌式”系統(tǒng)的1/15、占地面積為其1/18、造價僅為其1/3。這樣對比來看，SDSoW能夠將整個大型信息基礎設施的綜合效益顯著提升，對于短期內破解“卡脖子”難題、中長期提供換道超車新路徑具有雙重戰(zhàn)略意義。即便先進工藝及工具受阻，SDSoW也能基于自主可控的國產(chǎn)技術及裝備資源，達到領先的系統(tǒng)性能水平。

這一技術路線究竟是怎么實現(xiàn)的？最新技術與生態(tài)進展如何？如何助力解決國產(chǎn)芯片自主化的痛點？近日，芯東西與鄔江興院士團隊核心成員進行深入交流。
02.結構創(chuàng)新×工藝創(chuàng)新將異構異質芯粒靈活集成

SDSoW既可應用到數(shù)據(jù)中心、高性能計算、智能計算、算力網(wǎng)絡等涉及國計民生的大型信息基礎設施，又適用于需執(zhí)行復雜功能的無人設備，如物聯(lián)網(wǎng)、網(wǎng)絡通信、無人機等。根據(jù)鄔江興院士在2020年6月舉行的第四屆未來網(wǎng)絡發(fā)展大會上做的演算：在相同工藝條件下，SDSoW有望在帶寬、延遲、能效、體積等方面帶來4~6個數(shù)量級以上的綜合增益。

4~6個數(shù)量級，來自兩大關鍵組成“SD（軟件定義）”和“SoW（晶上系統(tǒng)）”的連乘性增益——軟件定義結構能帶來大概1~3個數(shù)量級的體系結構增益；晶圓級芯?；ミB拼裝可將能耗、延遲降為原來的1/10甚至更少，將帶寬增加超10倍。關注芯片設計創(chuàng)新風向的讀者，想必會對2019年9月美國AI芯片創(chuàng)企Cerebras Systems推出的世界最大芯片“晶圓級引擎（WSE）”印象深刻。在整塊晶圓上集成了40萬個AI核心的WSE，便是一個基于晶圓級異構集成技術的SoW典例，最新推出的第二代，單顆晶圓級芯片則集成了85萬個AI核心！

▲晶圓級引擎WSE

WSE屬于同質同構集成，另一個異構集成的SoW典例是美國DARPA在電子復興（ERI）計劃中啟動的“通用異構集成和IP重用策略（CHIPS）”項目。該項目通過采用先進封裝技術，可將多個不同工藝的Chiplet集成在一起。但在鄔江興院士團隊核心成員看來，Chiplet也許能救某些產(chǎn)業(yè)或公司，但不能救中國。近年來SoW發(fā)展突飛猛進，成熟性、經(jīng)濟性、規(guī)模性均得到驗證，然而目前仍是“戴著鐐銬跳舞”，現(xiàn)有相關研究通常基于剛性固定的體系結構，系統(tǒng)內部的計算、存儲、IO等資源都是固定的，各資源之間的連接關系和通信帶寬也相對固定。而在實際場景中，不同應用對計算、存儲、通信資源的要求各不相同，固化的系統(tǒng)結構在適配不同應用時會存在靈活擴展方面的局限性。SDSoW相比于SoW的一大差別，便在于此。

在SoW的基礎上，SDSoW在芯粒結構、系統(tǒng)、應用3個層面引入“軟件定義”，讓原本只能賦能一類應用的晶上系統(tǒng)，可利用軟件定義硬件滿足復雜多樣的應用任務需求，將晶上系統(tǒng)豐富的邏輯、存儲、網(wǎng)絡資源之性能與效能更大程度地釋放出來。“SoW是個三維空間，是個樓群，SD給這個樓群賦予了時間維度的屬性，使這個樓群向外展示的服務特性是隨時間變化的?！编w江興院士團隊的核心成員解釋道，“簡單來說，就是一句話，有ASIC級的性能，有FPGA級的靈活性。”集成了成千上萬個芯粒的晶上系統(tǒng)，可以理解成小型云計算規(guī)模的計算、存儲和網(wǎng)絡資源，軟件定義則能夠讓SoW上的所有資源去適應結構，不僅具有云計算服務的集約化效益，而且還有大規(guī)模資源靈活變結構的效能增益。
03.軟件定義多層優(yōu)化SDSoW計算結構詳解

SDSoW采用了一種領域專用軟硬件協(xié)同計算架構，結合了擬態(tài)計算和軟件定義互連的思想，以綜合發(fā)揮芯片技術在新結構、新計算、新互連、新集成上的后發(fā)優(yōu)勢。擬態(tài)計算是鄔江興院士首創(chuàng)的一項面向領域的高性能、高效能軟硬件協(xié)同領域專用變結構計算體系理論，讓計算結構能主動根據(jù)應用需求進行動態(tài)重構。據(jù)介紹，相較剛性結構計算，變結構計算對計算能效的提升大概在1~3個數(shù)量級。整體來看，SDSoW的體系結構有5層，從下到上依次是硬件資源層、資源感知層、認知決策層、業(yè)務感知層、應用層。

▲SDSoW體系結構

在硬件資源層，SDSoW借鑒了預制件組裝和晶圓級異構集成等理念，根據(jù)不同應用需求，實現(xiàn)不同功能結構（如計算、存儲、互連、IO等）、性能、制程工藝等混合粒度預制件（芯粒，Dielet）的高效集成。具體來說，這個異構系統(tǒng)包含晶圓級互連基板、晶圓級互連基板上的若干芯粒、用于不同芯粒之間互連的軟件定義晶上互連網(wǎng)絡。晶圓級互連基板通過重布線層RDL或光刻方式，提供芯粒之間的互連線路。各芯粒通過TCB（熱壓焊）與基板連接。預制件的互連將遵循統(tǒng)一的物理接口標準和協(xié)議規(guī)范，通過晶圓級互連基板和軟件定義晶上互連網(wǎng)絡進行數(shù)據(jù)交換。每個芯粒結構相當于一個“專用FPGA”，根據(jù)領域應用功能需求來定制，芯粒結構內的函數(shù)化算粒模塊以軟件定義的方式進行不同的組合和功能重建，從而滿足差異化的應用及任務映射需求，實現(xiàn)資源復用。再往上一層是資源感知層，用于通過感知算法獲取硬件資源層各預制件的計算特征及狀態(tài)信息，并將資源信息傳遞給認知決策層。業(yè)務感知層對目標應用任務進行分解，得到應用任務的計算特征和業(yè)務屬性，將業(yè)務信息反饋給認知決策層。然后認知決策層依據(jù)資源信息、業(yè)務信息、調度原則和知識庫進行主動決策，動態(tài)構建適用于應用任務需求的計算結構，并將該計算結構作為系統(tǒng)配置，作用于硬件資源層。硬件資源層可基于這些系統(tǒng)配置，重構各個預制件之間的組合關系和互連結構。最后應用層負責提供對各種應用業(yè)務的支持。
04.明年落地交換芯片最快兩年打造完整系統(tǒng)

當前SDSoW創(chuàng)新體系結構仍處研發(fā)階段，2020年進入加速發(fā)展期，之江實驗室已經(jīng)率先落地了一個先導項目，旨在打通SDSoW的工藝鏈條。據(jù)鄔江興院士團隊核心成員透露，按照樂觀估計，如果產(chǎn)業(yè)鏈協(xié)同順利，最快兩年可打造出完整SDSoW系統(tǒng)，保守3-5年可實現(xiàn)技術突破。已有四五十家科研機構及企業(yè)參與推進相關項目的落地，包括之江實驗室、紫金山實驗室、嵩山實驗室、海河實驗室等。明年之江實驗室就會出第一個基于SDSoW工藝流程做出的8T交換芯片，今年一些陸續(xù)流片和頂層設計已初步完成。鄔江興院士團隊相信，SDSoW生態(tài)發(fā)展必須“既不排外，又要有根”，根便是技術創(chuàng)新內核。以Chiplet為例，SDSoW在接口標準上，既與國際Chiplet產(chǎn)業(yè)聯(lián)盟UCIe兼容，又要高于UCIe標準，通過軟件定義支持面向場景的互連協(xié)議與互連網(wǎng)絡屬性，聯(lián)合學術界、產(chǎn)業(yè)界共同提出中國自主創(chuàng)新、自持發(fā)展的SDSoW接口與協(xié)議標準，并與國內封裝廠、晶圓廠合作探索Chiplet相關技術成果如何遷移和復用到SDSoW平臺。待相關流程建立起來，SDSoW才會逐漸走向穩(wěn)定和規(guī)模化。當然，在應用驅動時代，SDSoW如想發(fā)展起來，離不開強需求的應用場景。

從特性來看，SDSoW技術應用到像大型信息基礎設施這樣的大規(guī)模系統(tǒng)能放大其連乘性效益，其軟件定義功能亦有助于具備復雜功能的無人設備靈活配置資源。但對于像桌面端這種對功耗和多芯粒要求并不苛刻的應用，具備成本優(yōu)勢的SoC（片上系統(tǒng)）仍將長期占據(jù)主流。鄔江興院士團隊核心成員預測，等工藝流程充分成熟與規(guī)?；?，且開發(fā)敏捷性和經(jīng)濟性均優(yōu)于SoC，SDSoW有可能會在通用桌面等場景替代SoC，屆時將實現(xiàn)全產(chǎn)業(yè)突破。未來SDSoW亦有望跟類腦計算等新型計算技術結合，實現(xiàn)一些更泛在的科學及工程創(chuàng)新。他告訴芯東西，未來兩類芯片公司預計最有可能成為SDSoW技術方向的主導者。一類是特色技術明顯的芯片公司。他們本身在SoC領域已有生存空間，既能照常產(chǎn)出物理形態(tài)的芯片，也能產(chǎn)出SDSoW標準化芯粒產(chǎn)品。另一類是有強應用場景驅動的大公司。他們足以支持應用級別的系統(tǒng)定義，可基于IDM思路整合各種芯粒和定制晶圓基板，再借助國內系統(tǒng)組裝、供電散熱和一些成熟工具鏈來發(fā)展SDSoW系統(tǒng)。整個系統(tǒng)開發(fā)、調試、敏捷迭代時間都會大幅縮短，成本投入也將降下來。
05.結語：各立山頭絕非上策形成聚力才能破解困局

受全球經(jīng)濟復蘇乏力疊加美國出口管制新規(guī)對我國半導體產(chǎn)業(yè)的阻滯干擾，全球半導體產(chǎn)業(yè)分工體系和布局正在發(fā)生深刻調整，中國芯片自主發(fā)展的前路更加艱難曲折，但不會因為外界的影響而動搖變化。此時好鋼更須用在刀刃上，各立山頭只能在局部場景解決局部問題，只有將中國半導體產(chǎn)業(yè)的整體資源形成聚力，打造一個中國集成電路的珠峰，才有可能形成對抗的力量。當前的中國大陸半導體產(chǎn)業(yè)，短在先進芯片制造、光刻機等先進設備以及EDA軟件，長在芯片設計創(chuàng)新和封測。鄔江興院士團隊相信，將結構創(chuàng)新與工藝創(chuàng)新結合的SDSoW，有望將我國半導體產(chǎn)業(yè)既有優(yōu)勢協(xié)同起來，充分兼顧國內半導體發(fā)展水平，趟出一條繞開先進制程等屏障的新路，給國產(chǎn)制造業(yè)產(chǎn)能的補位提供緩沖期。國內半導體現(xiàn)有的存量技術和產(chǎn)業(yè)裝備，足夠支撐SDSoW形成產(chǎn)業(yè)閉環(huán)，SDSoW是一個“蹦一蹦就能摸得到的籃圈目標”， 屬于基于國內工藝鏈條和設計流程的摸高式創(chuàng)新，關鍵要看蹦的動力有多大、產(chǎn)業(yè)鏈各環(huán)節(jié)協(xié)同有多緊密。在人類已進入大工程科研時代，在我國芯片半導體面臨極端困難的情況下，我們要發(fā)揚“聚是一團火、散是滿天星”的精神，盡管SDSoW的前行之路注定崎嶇，但對中國而言，卻是為數(shù)不多可自持發(fā)展的“光明之路”，也是我們這個時代的中國半導體人必須要走好的自立自強之路。團結一切可以團結的力量、聚集一切可以聚集的資源，一定能早日開創(chuàng)我國半導體的嶄新局面。SDSoW更多技術細節(jié)和專利開放情況，敬請關注將在12月10日舉辦的第五屆軟件定義晶上系統(tǒng)技術與產(chǎn)業(yè)聯(lián)盟大會。

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