在今天舉行的 2023 年北美技術(shù)研討會(huì)上，臺(tái)積電披露了有關(guān)其即將在 2025 年至 2026 年及以后推出的 N2 2nm 級生產(chǎn)節(jié)點(diǎn)計(jì)劃的更多詳細(xì)信息。臺(tái)積電的 N2 制造技術(shù)系列將隨著更多變化而擴(kuò)展，包括具有背面供電的 N2P 和用于高性能計(jì)算的 N2X。在這些即將到來的 N2 代工藝節(jié)點(diǎn)之間，臺(tái)積電正在制定路線圖，以繼續(xù)其提高晶體管性能效率、優(yōu)化功耗和提高晶體管密度的不懈步伐。

N2 密度更高

臺(tái)積電去年推出的初始N2 制造工藝將成為代工廠龍頭第一個(gè)使用環(huán)柵 (GAAFET) 晶體管的節(jié)點(diǎn)，臺(tái)積電將其稱為 Nanosheet 晶體管。GAAFET 相對于當(dāng)前 FinFET 晶體管的優(yōu)勢包括更低的漏電流（因?yàn)闁艠O存在于溝道的所有四個(gè)側(cè)面），以及調(diào)整溝道寬度以實(shí)現(xiàn)更高性能或更低功耗的能力。

臺(tái)積電在去年推出這項(xiàng)技術(shù)時(shí)表示，在相同的功率和復(fù)雜度下，可以將晶體管性能提升 10% 到 15%，或者在相同的時(shí)鐘和晶體管數(shù)量下，將功耗降低 25% 到 30%。該公司還表示，N2 將提供比N3E高 15% 以上的“混合”芯片密度，這比去年宣布的 10% 密度增加有所增加。

今天，該公司表示 N2 技術(shù)開發(fā)步入正軌，該節(jié)點(diǎn)將在 2025 年（可能是 2025 年很晚）進(jìn)入大批量生產(chǎn)。該公司還表示，在進(jìn)入 HVM 前兩年，其 Nanosheet GAA 晶體管性能已達(dá)到其目標(biāo)規(guī)格的 80% 以上，并且 256Mb SRAM 測試 IC 的平均良率超過 50%。

“臺(tái)積電納米片技術(shù)展示了出色的電源效率和更低的 Vmin，最適合節(jié)能計(jì)算范式，”臺(tái)積電的一份聲明中寫道。

N2P在2026年獲得背面供電

臺(tái)積電的 N2 系列將在 2026 年的某個(gè)時(shí)候發(fā)展，屆時(shí)該公司計(jì)劃推出其 N2P 制造技術(shù)。N2P 將為 N2 的 Nanosheet GAA 晶體管添加背面電源軌。

背面供電旨在通過將電源軌移至背面來解耦 I/O 和電源布線，從而解決后端線路 (BEOL) 中過孔電阻升高等挑戰(zhàn)。反過來，這將提高晶體管性能并降低其功耗。此外，背面供電消除了數(shù)據(jù)和電源連接之間的一些潛在干擾。

背面供電是一項(xiàng)創(chuàng)新，其重要性怎么強(qiáng)調(diào)都不為過。多年來，芯片制造商一直在與芯片供電電路中的阻力作斗爭，而背面供電網(wǎng)絡(luò) (PDN) 是解決這些問題的另一種方法。此外，去耦 PDN 和數(shù)據(jù)連接也有助于減少面積，因此與 N2 相比，N2P 有望進(jìn)一步提高晶體管密度。

目前，臺(tái)積電并未透露任何有關(guān) N2P 相對于 N2 的性能、功耗和面積 (PPA) 優(yōu)勢的具體數(shù)字。但根據(jù)我們從業(yè)內(nèi)人士那里聽到的消息，單是背面電源軌就可以帶來個(gè)位數(shù)的功率改進(jìn)和兩位數(shù)的晶體管密度改進(jìn)。

臺(tái)積電表示，N2P 有望在 2026 年投產(chǎn)，因此我們可以推測，首款基于 N2P 的芯片將于 2027 年上市。這個(gè)時(shí)間表將使臺(tái)積電在背面功率方面落后競爭對手英特爾大約兩年，假設(shè)他們能夠在 2024 年按時(shí)交付自己的 20A 工藝。

N2X：更高的性能

除了可能成為臺(tái)積電 2nm 代工藝的主力軍的 N2P 之外，臺(tái)積電還在準(zhǔn)備 N2X。這將是一種為高性能計(jì)算 (HPC) 應(yīng)用量身定制的制造工藝，例如需要更高電壓和時(shí)鐘的高端 CPU。代工廠并未概述該節(jié)點(diǎn)與 N2、N2P 和 N3X 相比的具體優(yōu)勢，但與所有性能增強(qiáng)節(jié)點(diǎn)一樣，實(shí)際優(yōu)勢預(yù)計(jì)將在很大程度上取決于實(shí)施了多少設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 (DTCO) .

在介紹2nm的同時(shí)，臺(tái)積電在技術(shù)研討會(huì)上海深入介紹了公司3nm的演進(jìn)路線。

詳細(xì)介紹3nm的演進(jìn)

3nm是臺(tái)積電最后一代基于 FinFET 的工藝節(jié)點(diǎn)，N3 系列預(yù)計(jì)將在未來許多年內(nèi)以某種形狀或形式存在，作為不需要更先進(jìn)的基于 GAAFET 工藝的客戶可用的最密集節(jié)點(diǎn)。

臺(tái)積電在 N3 前端的重大路線圖更新是 N3P 及其高性能變體 N3X。正如臺(tái)積電今天透露的那樣，N3P 將是 N3E 的光學(xué)縮小版，與 N3E 相比，提供增強(qiáng)的性能、更低的功耗和更高的晶體管密度，同時(shí)保持與 N3E 設(shè)計(jì)規(guī)則的兼容性。同時(shí)，N3X 將極致性能與 3 納米級密度相結(jié)合，為高性能 CPU 和其他處理器提供更高的時(shí)鐘速度。

作為快速復(fù)習(xí)，臺(tái)積電的 N3（3 納米級）工藝技術(shù)系列由多種變體組成，包括基準(zhǔn) N3（又名 N3B）、降低成本的寬松 N3E、具有增強(qiáng)性能和芯片密度的 N3P 以及具有更高電壓容限的 N3X . 去年該公司還談到了具有最大化晶體管密度的 N3S，但今年該公司對這個(gè)節(jié)點(diǎn)守口如瓶，幻燈片中的任何地方都沒有提到它。

臺(tái)積電的普通 N3 節(jié)點(diǎn)具有多達(dá) 25 個(gè) EUV 層，臺(tái)積電在其中一些層上使用 EUV 雙圖案，以實(shí)現(xiàn)比 N5 更高的邏輯和 SRAM 晶體管密度。EUV 步驟通常很昂貴，而 EUV 雙圖案化進(jìn)一步推高了這些成本，這就是為什么這種制造工藝預(yù)計(jì)只會(huì)被少數(shù)不關(guān)心所需高額支出的客戶使用。

大多數(shù)對 3nm 級工藝感興趣的臺(tái)積電客戶預(yù)計(jì)將使用寬松的 N3E 節(jié)點(diǎn)，根據(jù)臺(tái)積電的說法，該節(jié)點(diǎn)正在按計(jì)劃實(shí)現(xiàn)其性能目標(biāo)。N3E 使用多達(dá) 19 個(gè) EUV 層，完全不依賴 EUV 雙圖案化，降低了其復(fù)雜性和成本。權(quán)衡是 N3E 提供比 N3 更低的邏輯密度，并且它具有與 TSMC 的 N5 節(jié)點(diǎn)相同的 SRAM 單元尺寸，這使得它對那些追求密度/面積增益的客戶的吸引力有所降低?？傮w而言，N3E 有望提供更寬的工藝窗口和更高的良率，這是芯片制造中的兩個(gè)關(guān)鍵指標(biāo)。

臺(tái)積電業(yè)務(wù)發(fā)展副總裁 Kevin Zhang 表示：“N3E 在良率、工藝復(fù)雜性方面將優(yōu)于 N3，這直接轉(zhuǎn)化為 [更寬的] 工藝窗口?！?/p>

在 N3E 之后，臺(tái)積電將繼續(xù)使用 N3P 優(yōu)化 N3 系列的晶體管密度，N3P 將通過提供改進(jìn)的晶體管特性建立在 N3E 的基礎(chǔ)上。改進(jìn)的工藝節(jié)點(diǎn)將使芯片設(shè)計(jì)人員能夠在相同的泄漏下將性能提高 5%，或者在相同的時(shí)鐘下將功耗降低 5% ~ 10%。新節(jié)點(diǎn)還將為“混合”芯片設(shè)計(jì)增加 4% 的晶體管密度，臺(tái)積電將其定義為由 50% 邏輯、30% SRAM 和 20% 模擬電路組成的芯片。

作為他們對 N3P 討論的一部分，臺(tái)積電強(qiáng)調(diào)密度的提高是通過調(diào)整其掃描儀的光學(xué)性能來實(shí)現(xiàn)的。因此，臺(tái)積電很可能會(huì)在這里縮小所有類型的芯片結(jié)構(gòu)，這將使 N3P 成為 SRAM 密集型設(shè)計(jì)的一個(gè)有吸引力的節(jié)點(diǎn)。

“N3P 是一種性能提升，它的性能提高了 5%，至少比 N3E 高出 5%，”張解釋說。它還具有 2% 的光學(xué)收縮，使晶體管密度達(dá)到 1.04 倍?！?/p>

由于N3P是N3E的光縮，它會(huì)保留N3E的設(shè)計(jì)規(guī)則，使芯片設(shè)計(jì)者能夠在新節(jié)點(diǎn)上快速復(fù)用N3E IP。因此，N3P 預(yù)計(jì)也將成為 TSMC 最受歡迎的 N3 節(jié)點(diǎn)之一，因此預(yù)計(jì) Cadence 和 Synopsys 等 IP 設(shè)計(jì)公司將為該工藝技術(shù)提供各種 IP，從而在工藝中獲得與現(xiàn)有 N3E 的前向兼容性優(yōu)勢。臺(tái)積電表示，N3P 將于 2024 年下半年量產(chǎn)。

最后，對于 CPU 和 GPU 等高性能計(jì)算應(yīng)用程序的開發(fā)人員，臺(tái)積電在過去幾代中一直提供其 X 系列高壓、以性能為中心的節(jié)點(diǎn)。正如在去年的活動(dòng)中所披露的那樣，N3 系列將擁有自己的 X 變體，并帶有恰當(dāng)命名的 N3X 節(jié)點(diǎn)。

與 N3E 相比，N3X 預(yù)計(jì)提供至少比 N3P 高 5% 的時(shí)鐘速度。這是通過使節(jié)點(diǎn)更能承受更高電壓來實(shí)現(xiàn)的，允許芯片設(shè)計(jì)人員提高時(shí)鐘速度以換取更高的整體泄漏。

臺(tái)積電聲稱 N3X 將支持（至少）1.2v 的電壓，這對于 3nm 級制造工藝來說是一個(gè)相當(dāng)極端的電壓。反過來，泄漏成本也很高，臺(tái)積電預(yù)計(jì)在更平衡的 N3P 節(jié)點(diǎn)上功率泄漏將增加 250%。這強(qiáng)調(diào)了為什么 N3X 實(shí)際上只適用于 HPC 級處理器，并且芯片設(shè)計(jì)人員需要格外小心，以控制他們最強(qiáng)大（和耗電）的芯片。

至于晶體管密度，N3X 將提供與 N3P 相同的密度。臺(tái)積電還沒有評論它是否也會(huì)保持與 N3P 和 N3E 的設(shè)計(jì)規(guī)則兼容，所以看看最終會(huì)發(fā)生什么將會(huì)很有趣。

臺(tái)積電當(dāng)前路線圖中的最后一個(gè) N3 系列節(jié)點(diǎn)，該公司表示 N3X 將于 2025 年投入生產(chǎn)。

更多技術(shù)發(fā)布

在會(huì)上，臺(tái)積電還披露了TSMC 3DFabric先進(jìn)封裝和硅堆疊——TSMC 3DFabric 系統(tǒng)集成技術(shù)的主要新發(fā)展，當(dāng)中包括：

先進(jìn)封裝——為了支持 HPC 應(yīng)用在單個(gè)封裝中容納更多處理器和內(nèi)存的需求，臺(tái)積電正在開發(fā)基板上晶圓上芯片 (CoWoS) 解決方案，該解決方案具有高達(dá) 6 倍光罩尺寸（~5,000mm2）的 RDL 中介層，能夠可容納 12 個(gè) HBM 內(nèi)存堆棧。

3D 芯片堆疊——臺(tái)積電宣布推出 SoIC-P，這是其集成芯片系統(tǒng) (SoIC) 解決方案的微凸塊版本，為 3D 芯片堆疊提供了一種經(jīng)濟(jì)高效的方式。SoIC-P 補(bǔ)充了 TSMC 現(xiàn)有的用于高性能計(jì)算 (HPC) 應(yīng)用的無擾動(dòng)解決方案，這些解決方案現(xiàn)在稱為 SoIC-X。

設(shè)計(jì)支持——臺(tái)積電推出了 3Dblox 1.5，這是其開放標(biāo)準(zhǔn)設(shè)計(jì)語言的最新版本，旨在降低 3D IC 設(shè)計(jì)的門檻。3Dblox 1.5 添加了自動(dòng)凸點(diǎn)合成，幫助設(shè)計(jì)人員處理具有數(shù)千個(gè)凸點(diǎn)的大型芯片的復(fù)雜性，并有可能將設(shè)計(jì)時(shí)間縮短數(shù)月。

臺(tái)積電還表示，今年將發(fā)布新軟件，以幫助開發(fā)先進(jìn)汽車計(jì)算機(jī)芯片的客戶更快地利用其最新技術(shù)。

臺(tái)積電是全球最大的半導(dǎo)體合約制造商。恩智浦半導(dǎo)體和意法半導(dǎo)體等許多汽車行業(yè)最大的芯片供應(yīng)商都選擇臺(tái)積電制造芯片。但與消費(fèi)電子產(chǎn)品中的芯片相比，汽車芯片必須滿足更高的堅(jiān)固性和壽命標(biāo)準(zhǔn)。臺(tái)積電擁有用于汽車行業(yè)的特殊制造工藝，通常比消費(fèi)類芯片的類似工藝晚幾年。

過去，汽車芯片公司需要額外的時(shí)間來為那些專門的生產(chǎn)線創(chuàng)建芯片設(shè)計(jì)。結(jié)果是汽車芯片可能比最新智能手機(jī)中的芯片落后數(shù)年。在技術(shù)大會(huì)上，臺(tái)積電推出了新軟件，使汽車芯片設(shè)計(jì)人員能夠提前兩年左右開始設(shè)計(jì)工作。這將使這些公司能夠使用臺(tái)積電 N3 芯片制造技術(shù)的汽車版本——這是消費(fèi)設(shè)備的當(dāng)前技術(shù)水平——一旦臺(tái)積電在 2025 年推出汽車級版本。

“從歷史上看，汽車一直遠(yuǎn)遠(yuǎn)落后于消費(fèi)者，”臺(tái)積電業(yè)務(wù)發(fā)展副總裁 Kevin Zhang 在新聞發(fā)布會(huì)上表示。“那是過去。這使我們的汽車客戶能夠更早地開始他們的設(shè)計(jì)——事實(shí)上，比之前早了兩年?！?/p>

張說，在大流行和隨之而來的汽車半導(dǎo)體短缺之前，汽車制造商通常將重要的芯片技術(shù)決策留給供應(yīng)商。但現(xiàn)在，這些供應(yīng)商和汽車制造商經(jīng)常與臺(tái)積電直接討論。“他們充分意識(shí)到他們需要直接接觸硅技術(shù)選擇，”張說?！霸谶^去的幾年里，我親自會(huì)見了許多主要的汽車業(yè)首席執(zhí)行官。...我們在前期與他們密切合作。”

來源：世界半導(dǎo)體技術(shù)論壇