次時代EUV光刻已箭在弦上！??！
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來源：新漢科技
多年來，光刻被視為持續(xù)器件微縮的與制造相關的主要控制因素，但受到多次延遲的困擾，這些延遲影響了工廠的吞吐量，一直持續(xù)到 7nm 工藝節(jié)點。這些問題現(xiàn)已得到解決，但許多新問題也即將出現(xiàn)，同時也出現(xiàn)了一些重要的改進。
來自設計、光刻、測試和測量以及封裝界的行業(yè)專家齊聚今年的 SEMICON West 和 DAC，討論極紫外 (EUV) 和即將推出的高數(shù)值孔徑 EUV（高數(shù)值孔徑 EUV）的產品路線圖，包括最新的研究和開發(fā)工作，以及推進光刻創(chuàng)新和縮放密度的障礙。討論領域包括提高電源和工藝效率、增強計量技術以及探索曲線掩模和光刻膠新化學物質等新穎的解決方案。然而，在這些進步中，始終致力于實現(xiàn)更高的產量、更高的吞吐量和更低的每芯片成本。
高數(shù)值孔徑 EUV
今年的大部分討論都集中在 EUV 的下一步發(fā)展以及高數(shù)值孔徑 EUV 的時間表和技術要求上。ASML戰(zhàn)略營銷高級總監(jiān)Michael Lercel表示，目標是提高EUV的能源效率，以及他們下一代高數(shù)值孔徑EUV工具的開發(fā)狀況。
Lercel 表示：“EUV 工具并不是最節(jié)能的，但我們正在盡一切努力提高能源效率和工具本身，從而顯著提高制造每個晶圓所需的能源。”這些工具的演變中的數(shù)值孔徑（NA）。雖然每次曝光的總體能耗遠高于 193i 光刻，但支持更高密度器件的單一圖案化的能力意味著需要更少的曝光。這反過來又減少了總體能量輸出和循環(huán)時間。
高數(shù)值孔徑將數(shù)值孔徑從 0.33 增加到 0.55，將分辨率從約 26 至 30 納米間距提高到 16 納米間距。通過增加數(shù)值孔徑，分辨率得到提高，但光學器件必須變得更大。這就需要一臺更大的機器，這會帶來額外的好處。更大的工具旨在提供更好的可維修性，以保持高生產率水平并縮短維修后返回制造的恢復時間。新的高數(shù)值孔徑系統(tǒng)也更加模塊化，使服務團隊更容易更換各個模塊。
Lercel 透露，第一個完全組裝的系統(tǒng)已經建成，但尚未投入使用，因為它沒有最終的光學器件。他預計這些系統(tǒng)將在今年晚些時候首次亮相。
“我們預計 0.55 的插入（insertion）將在未來幾年內出現(xiàn)，并預計客戶將在 2025 年開始將其投入生產，”他說（見圖 1）?！爸?，我們正在探索數(shù)值孔徑為 0.75 的超數(shù)值孔徑，我們預計這將在大約十年內實現(xiàn)。
圖 1：ASML 預計 0.55 將在四年內投入生產，0.75 Hyper EUV 將在大約十年內投入生產電子束計量
使用較高的數(shù)值孔徑進行曝光意味著光線以較小的角度（稱為入射角）照射到晶圓上。因此，晶圓上特征的垂直結構或“縱橫比”變得更難以精確觀察和測量。應用材料公司高級總監(jiān) Ofer Adan討論了需要更先進的計量工具來支持高數(shù)值孔徑工藝的問題。在 2 納米及以上節(jié)點，利用傳統(tǒng)電子束技術的成像功能檢測缺陷變得更加困難。
Adan 指出冷場**** (CFE) 技術的最新發(fā)展是滿足高數(shù)值孔徑計量需求的一種可能的解決方案。CFE 是一種在較低溫度下工作的電子束源，與傳統(tǒng)熱離子源相比具有多種優(yōu)勢，包括提高空間分辨率、更好的光束穩(wěn)定性和減少球面像差。CFE 在室溫下運行，產生更窄、能量更高的電子束，與傳統(tǒng)熱場**** (TFE) 技術相比，可產生更高的分辨率和更快的成像速度（見圖 2）。該技術的更高亮度有助于提供更高分辨率的成像和測量，但較小的光斑尺寸意味著吞吐量會受到顯著影響。
“CFE 存在一條熱場曲線，它是成像速度和分辨率之間的權衡，”Adan 說?！澳梢越档头直媛什@得更快的吞吐量，或者您可以保持相同的速度并獲得更高的分辨率。CFE 的速度比 TFE 快 10 倍?！?/span>
圖 2：CFE 在相同分辨率下提供比 TFE 快 10 倍的成像速度直到最近，CFE 的使用還僅限于實驗室環(huán)境，因為電子束柱的穩(wěn)定性不足以滿足大批量半導體制造的嚴格要求。Adan 提到了解決穩(wěn)定性挑戰(zhàn)的兩項創(chuàng)新。一是柱內的極高真空，二是循環(huán)自清潔過程，可不斷去除 CFE 源中的污染物，從而實現(xiàn)穩(wěn)定且可重復的性能。
高數(shù)值孔徑的新工藝技術
TEL 蝕刻業(yè)務部門總監(jiān) Angélique Raley 指出了塑造 EUV 未來的兩個重要趨勢。首先是從 2D 結構到 3D 結構的轉變，特別是從 finFET 到環(huán)柵 (GAA) 器件的轉變，這極大地影響了芯片制造所需的工藝。第二個問題圍繞 EUV 的連續(xù)臨界縮放，特別是因為它涉及將金屬間距減少至低至 12 nm。
“當我們從 GAA 轉向堆棧溝道 FET (CFET) 時，我們面臨著更高的縱橫比要求，”Raley 說道?！斑@一發(fā)展再次強調了高度可控的各向同性和定向蝕刻工藝的重要性?！?/span>
環(huán)柵（GAA）器件將通過涉及多層的外延（epi）沉積來定義，需要對該沉積過程進行完美的控制。半導體制造商需要設計高度控制的各向同性蝕刻，能夠選擇性地在所有方向上同時蝕刻材料。
等離子蝕刻仍然是不可或缺的，特別是對于高深寬比蝕刻。例如，接觸蝕刻是一種復雜的氧化物蝕刻工藝，需要高度控制。
隨著高數(shù)值孔徑 EUV 的引入，制造商將必須決定是使用化學放大抗蝕劑還是金屬氧化物抗蝕劑。這種轉變加上焦深的減小，將需要更薄的抗蝕劑，因此需要高精度的蝕刻過程控制。更薄的光刻膠還意味著更廣泛地使用硬掩模，因為光刻膠本身在蝕刻化學物質中腐蝕得更快。
干抗蝕劑（Dry resist）
解決高數(shù)值孔徑抗蝕劑問題的一種方法是干抗蝕劑。Lam Research EUV 干式光刻膠營銷高級總監(jiān) Benjamin Eynon 表示，與傳統(tǒng)的化學放大 (CAR) 光刻膠工藝相比，干式光刻膠采用氣體前體工藝，涉及干式光刻膠材料和干式顯影工藝。其分子尺寸比 CAR 小六倍，可以打印更精細的細節(jié)（見圖 3）。它還通過消除液體簡化了流程，減少了圖案崩潰的可能性。Eynon 指出，干抗蝕劑還可減少 5 至 10 倍的浪費，使其成為更環(huán)保的選擇。
圖 3：干光刻膠成像可以對 16nm 和 13nm 的線條和空間進行圖案化，線寬粗糙度為 3nm“干抗蝕劑可以產生更一致和可預測的結構，同時減少浪費，”Eynon 說?！拔覀冊诟邤?shù)值孔徑方面也具有分辨率優(yōu)勢，而 CAR 在低于 35 納米間距的情況下苦苦掙扎，而我們看到的結果遠低于此。”
他解釋說，與傳統(tǒng) CAR 相比，使用干抗蝕劑來改變抗蝕劑厚度要簡單得多?！斑^去，如果我必須向光刻膠供應商索要旋轉更薄的光刻膠，我必須等待六個月才能完成所有測試。現(xiàn)在我們可以改變食譜并把它放下來?！?/span>
干抗蝕劑在加工窗口和缺陷率方面具有優(yōu)勢（可以忽略不計），但仍存在需要克服的障礙。降低高數(shù)值孔徑的劑量可能會導致粗糙度增加，因此需要做更多的工作來平衡劑量減少與線寬粗糙度 (LWR) 等其他因素。
imec先進圖案、工藝和材料高級副總裁 Steven Sheer也強調了干抗蝕劑相對于 CAR 的局限性的優(yōu)勢，適用于高數(shù)值孔徑提供的較小節(jié)距的線和空間成像。但他補充說，需要進一步研究來減少劑量并改善缺陷率。EUV 掃描儀的較低劑量與較高的吞吐量相關。
Imec 目前正在比利時魯汶 ASML 園區(qū)內建設一個High NA 實驗室和試驗線。該項目將于 2024 年上半年開放，合作研究、測試和開發(fā)高數(shù)值孔徑 EUV 光刻工具和工藝。
“高數(shù)值孔徑 EUV 更像是一種進化，而不是一場革命，”Sheer 說?！拔覀儽仨殙嚎s時間尺度，在大約兩年內生產這些新技術?！?Sheer 預計高數(shù)值孔徑的理想插入點將是 14 埃（1.4 nm）節(jié)點。
高數(shù)值孔徑 EUV 的另一個挑戰(zhàn)涉及計量學，特別是在非常薄的材料成像方面。Sheer 提到了在 CD SEM 中測量微弱信號返回的困難。優(yōu)化著陸能量、不同材料以及用于去噪、對比度提取或自動缺陷分類的機器學習算法被認為是潛在的解決方案。
Sheer 認為掩模創(chuàng)新是高數(shù)值孔徑 EUV 演進過程的另一個關鍵領域。
“就掩模和成像而言，最重要的關鍵事情之一是我們探索低 n 掩模以提高整體對比度，”Sheer 說?！爱斈汩_始達到 24 納米間距或更低時，除非你實際實施了低 n 掩模，否則你會開始失去對比度。所以我們認為這是一項需要開發(fā)的重要技術。”
用于曲線設計的曲線掩模
三十年來，半導體掩模技術基本保持不變，掩模的制作是在可變成形機上進行的，這些機器將可變元件限制在 45 度角。隨著功能縮小并變得更加復雜，電子束和多束掩模寫入器提供了設計的靈活性。現(xiàn)在，幾乎 100% 的掩模都是使用多光束技術制作的，為高數(shù)值孔徑系統(tǒng)上更復雜、更高效的設計帶來了新的機會。
在 DAC 的一次小組演講中， D2S首席執(zhí)行官 Aki Fujimura討論了現(xiàn)在可能出現(xiàn)的曲線制造，并因其在提高產量、減小芯片尺寸、降低功耗以及提高性能和可靠性方面的潛力而引起人們的興趣。
“現(xiàn)在可以在相同的時間內以相同的精度投影任何形狀，”藤村說?！把谀５膲勖辉偈悄阆胍尸F(xiàn)什么樣的形狀的函數(shù)，因此，無論你要投射什么形狀，掩模的成本都是恒定的?！?/span>
高數(shù)值孔徑 EUV 的一個關鍵目標是降低復雜性并減少晶圓制造的總體周轉時間和成本，而曲線掩模有望在這些領域取得重大改進。
Perceive 首席執(zhí)行官 Steve Teig 演示了曲線設計如何將芯片設計中的過孔數(shù)量減少多達 50%，減少布線 30%，并將制造成本降低多達 30%（見圖 4）?！皽p少通孔數(shù)量可以減少電線長度，其程度比您想象的要大得多，”他說。“可以極大地減少通孔數(shù)量，使芯片變得更小、更快、更便宜、層數(shù)更少。這就是曲線路由的承諾?！?/span>
圖 4：Perceive 的 Teig 在 DAC 2023 的 Curvy Design Panel 上解釋了為什么通孔不是你的朋友曲線設計還解決了較低節(jié)點處的許多隨機問題。Teig 將當前的光刻工藝比作向目標射弓和箭，瞄準的是外側邊緣而不是靶心?！叭绻愦蛴∫桓隳c形狀的金屬絲而不是方形的金屬絲，你可以瞄準中心，并且隨機性和線邊緣粗糙度問題變得不那么成問題，”他說。
變化帶來了另一個挑戰(zhàn)?！霸诰A上實際生產 90 度角是不可能的，”Fujimura補充道。“我們知道這一點，但這就是我們的設計，所以我們嘗試盡可能接近。制造業(yè)中最重要的事情是變化——不僅要在平均值上得到正確的結果，而且要使平均值的標準偏差盡可能小?！?/span>
PDF Solutions總裁兼首席執(zhí)行官 John Kibarian強調，曲線設計有望帶來創(chuàng)新的未來，特別是在從系統(tǒng)設計到原子重排的集成領域。其獨特的優(yōu)點，例如降低軌道高度，同時保持孔隙率和穩(wěn)定性，對于未來的擴展至關重要。
然而，向曲線制造的轉變并非沒有挑戰(zhàn)。這種創(chuàng)新設計方法的廣泛采用需要對電子設計自動化 (EDA) 軟件、組織動態(tài)以及測試和測量協(xié)議進行重大改變。然而，曲線設計為半導體制造帶來的提高產量、縮小芯片尺寸、降低功耗以及增強性能和可靠性的承諾遠遠超過了這些障礙。
“未來將更多地關注集成商的創(chuàng)新，”Kibarian說?！叭绻憧纯次覀兊男袠I(yè)所說的下一個十年將要發(fā)生的事情，那就是從系統(tǒng)設計到光刻、計量、再到能夠改進工藝的新材料的整個堆棧的集成。任何能讓你在保持穩(wěn)定性的同時減小尺寸、降低功耗和降低成本的東西都會在這個過程中發(fā)揮作用，這是曲線設計的最大潛在好處之一?！?/span>
結論
光刻技術的發(fā)展是半導體微縮化的基石，使電路圖案不斷小型化，并相應提高電路密度和性能。隨著更節(jié)能的 EUV 工具的引入、高數(shù)值孔徑工具的發(fā)展以及用于提高分辨率和控制尺寸的整體集成創(chuàng)新方法，光刻的未來看起來充滿希望。
雖然當今的行業(yè)在將新材料集成到生態(tài)系統(tǒng)方面取得了一些成功，但高數(shù)值孔徑器件提供的場尺寸減小給光刻膠、計量、掩模制造和工藝控制帶來了新的挑戰(zhàn)。如果說過去 40 年已經證明了什么的話，那就是該行業(yè)總能找到前進的道路。
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