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          三星公布芯片背面供電技術(shù):面積可縮小14.8%,布線長度減少9.2%

          發(fā)布人:芯智訊 時(shí)間:2023-08-13 來源:工程師 發(fā)布文章
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          8月12日消息,臺(tái)積電、三星、英特爾等晶圓制造大廠都在積極布局背面供電網(wǎng)絡(luò)技術(shù)(BSPDN),并將導(dǎo)入尖端的邏輯制程的開發(fā)藍(lán)圖。據(jù)韓國媒體 The Elec 報(bào)道,繼英特爾公布了其命名為“PowerVia”的背面供電技術(shù)將導(dǎo)入Intel 20A制程工藝之后,三星電子在此前日本VLSI研討會(huì)上也公布了其背面供電技術(shù)的研究結(jié)果,也將用于其2nm制程工藝。

          過去多年來,芯片都是像披薩一樣由下而上,層層制造的。芯片制造從最小的元件——晶體管開始,然后還需要建立越來越小的線路層,用于連接晶體管與金屬層,這些線路被稱為信號(hào)互連線,當(dāng)中還包括給晶體管供電的電源線。當(dāng)芯片的裸片制造完成后,還需要把它翻轉(zhuǎn)并封裝起來。封裝主要是對(duì)裸片進(jìn)行保護(hù),并提供了與外部的接口,使其真正成為一個(gè)商用化的芯片。

          然而,隨著晶體管越來越小,密度越來越高,互連線和電源線共存的線路層變成了一個(gè)越來越混亂的網(wǎng)絡(luò),堆棧層數(shù)也越來越多,可能需要穿過10 到 20 層堆棧才能為下方的晶體管提供供電和數(shù)據(jù)信號(hào)。

          對(duì)此,領(lǐng)先的芯片制造商都在努力研究背面供電技術(shù),即尋找將電源線遷移到芯片背面的方法,進(jìn)一步使得芯片正面只需要專注于與晶體管的信號(hào)互連。也就是說,晶圓的制造將會(huì)先制造正面的晶體管,然后添加互聯(lián)層,然后將晶圓反轉(zhuǎn),并對(duì)背面進(jìn)行打磨減薄,在通過納米硅穿孔(TSV)技術(shù)在晶圓背面進(jìn)行制造供電網(wǎng)絡(luò),并與埋入式的電源軌連接。

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          在2023年VLSI研討會(huì)上,英特爾就展示了制造和測(cè)試其背面供電解決方案PowerVia的過程,并公布已經(jīng)有良好性能的測(cè)試結(jié)果。據(jù)英特爾介紹,電源線原本可能占據(jù)芯片上面20%的空間,但是其PowerVia背面供電技術(shù),使得這些原本在上面的電源線不再需要,這也意味著互連層可以變得更寬松一些。

          根據(jù)英特爾的Blue Sky Creek的測(cè)試芯片(該芯片采用英特爾即將推出的PC處理器Meteor Lake中的P-Core性能核心),證明了PowerVia解決了舊的“披薩式”制造方法所造成的問題,即電源線和互連線可以分離開來,并做得線徑更大,以同時(shí)改善供電和信號(hào)傳輸。測(cè)試結(jié)果顯示,芯片大部分區(qū)域的標(biāo)準(zhǔn)單元利用率都超過90%,同時(shí)單元密度也大幅增加,并有望降低成本。測(cè)試還顯示,PowerVia將平臺(tái)電壓(platform voltage)降低了30%,并實(shí)現(xiàn)了6%的頻率增益(frequency benefit)。PowerVia測(cè)試芯片也展示了良好的散熱特性,符合邏輯微縮預(yù)期將實(shí)現(xiàn)的更高功率密度。

          而根據(jù)最新的報(bào)道顯示,在今年6月底的日本 VLSI 研討會(huì)上,三星電子發(fā)表的一篇論文稱,與傳統(tǒng)的前端 PDN (前端供電網(wǎng)絡(luò))相比,其所研發(fā)的背面供電網(wǎng)絡(luò)技術(shù)的應(yīng)用,使其未公開的處理器面積縮小了14.8%。同時(shí),該論文還特別強(qiáng)調(diào)了兩個(gè)基于Arm架構(gòu)的處理器,在采用了BSPDN技術(shù)之后,他們觀察到的芯片面積分別減少了10.6% 和 19%,這也意味著成本和功耗的降低。同時(shí)也意味著,如果芯片面積保持不變的情況下,芯片內(nèi)部的晶體管數(shù)量可以增加10% 到19%,性能也有望提升10%到19%。

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          ▲ 三星 BSPDN 研究成果(來源:三星)

          三星在其論文中還提到,其背面供電 技術(shù)的另一大優(yōu)勢(shì)在于,使得布線長度減少了9.2%。背面供電技術(shù)通常支持更粗的電線和更低的電阻,因此可以驅(qū)動(dòng)更高的電流以獲得更高的性能或降低功耗,布線長度的進(jìn)一步減少也將帶來額外的性能優(yōu)勢(shì)。

          另有市場(chǎng)消息稱,臺(tái)積電將會(huì)在 2025 年量產(chǎn)2nm(N2)制程,并計(jì)劃 2026 年推出 N2P 制程,這個(gè)制程也將會(huì)采用背面供電技術(shù)。

          編輯:芯智訊-浪客劍


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