我曾經(jīng)很長一段時間里面都覺得它有點(diǎn)虛無縹緲，電路設(shè)計只會照著相關(guān)規(guī)則設(shè)計，但其實(shí)自己了解多少，為什么這么設(shè)計，總有一種云里霧里的感覺。網(wǎng)上的資料大多數(shù)也都是結(jié)論性質(zhì)的，原因講得少，看多了就好像自己懂了似的。

先來說幾個以前疑惑的點(diǎn)吧，不知兄弟們以前有沒有同感 ① 靜電動輒幾千伏，上萬伏，直接懟到電路上面芯片為什么不會打壞？即使加了防護(hù)器件，是不是有那么一瞬間，芯片還是有被加上幾千伏，這不會壞嗎？ ② 為什么MCU/SOC管腳的信號線上串聯(lián)電阻或電容會對ESD有改善呢？

③ 都說接口處的信號要先過ESD/TVS管，然后拉到被保護(hù)器件，為什么不這樣做效果就不好？那如果受板子實(shí)際情況限制，必須這樣layout，是一定不行嗎？

雖然我們有時候記住一些結(jié)論，也能應(yīng)付下工作，大不了整改，但有時，同樣的措施，在這種場景沒問題，換個場景又不行，那這些結(jié)論到底是OK還是不OK？ 下面來說下我的理解吧，不一定對，兄弟們要有自己的判斷力，腦子是個好東西。 1、為什么我說ESD比較虛無縹緲？ ESD不好處理，我覺得其原因主要在于無法用示波器進(jìn)行信號測量，因?yàn)槠浞烹娝俣忍?，空間干擾嚴(yán)重，示波器測量的結(jié)果一般也會受到干擾，無法得到有價值的信息。這一點(diǎn)，導(dǎo)致我們只能通過使用靜電設(shè)備給我們的產(chǎn)品/板子打靜電，打完看其有沒有壞，如果壞了，我們才能知道當(dāng)前扛不住這一結(jié)果。至于靜電具體是走什么路徑泄放的，被保護(hù)器件那邊的電壓波形是什么樣的，應(yīng)該采取什么措施整改，沒有一定經(jīng)驗(yàn)的話，一般難以判斷。 另外一點(diǎn)是，很多公司沒有專門的ESD靜電槍，也就是沒有測量產(chǎn)品ESD的能力，只有外出約實(shí)驗(yàn)室進(jìn)行測量，這樣搞起來就更為麻煩了。 基于上面的原因，靜電防護(hù)就不那么好處理，特別是在一些公司，硬件工程師還要肩負(fù)起EMC工程師的責(zé)任，這些并非我們的專長，所有經(jīng)常整改起來非常頭疼。 所以，我們會背一堆ESD設(shè)計規(guī)則，然后照著規(guī)則去設(shè)計，這誠然是有用的，不過，如果我們能有一套理論分析方法，那就更好了，這樣不至于遇到問題時完全懵逼。 2、那如任何理論分析ESD呢？ 我覺得在腦子里面簡單建個ESD電路發(fā)生器的模，代入到我們的電路中去分析應(yīng)該是有效的。 那如何建立ESD電路發(fā)生器的模呢？ 我查了下相關(guān)標(biāo)準(zhǔn)文件，國標(biāo)文件《GB／T17626.2-2018電磁兼容試驗(yàn)和測量技術(shù)靜電放電抗擾度試驗(yàn).pdf》——對標(biāo)IEC61000-4-2，其靜電發(fā)生器簡圖如下圖所示：

我們回想下我們?nèi)y試靜電的過程，是不是一下一下打的？比如我們打接觸8KV，是將設(shè)備調(diào)到8KV擋，然后取接觸我們的產(chǎn)品或者單板進(jìn)行放電。用這個圖來解釋，就是每次打之前，設(shè)備用直流高壓電源8kV給電容Cs=150pF充好電，然后打開放電開關(guān)，這樣就進(jìn)行了一次放電測試。 所以呢，我們可以簡單構(gòu)建下面這樣的電路，接入到我們自己的電路，然后評估它的破壞性就好了。

但是這樣建模對嗎？貌似也不對，因?yàn)槲矣浀渺o電放電波不是很規(guī)律的，看下標(biāo)準(zhǔn)文件，典型電流波形如下圖：

上面說的電路模型說白了就是個RC電路，是不可能產(chǎn)生這樣的電流波形的。

不行的話，我們仿真看下，電容初始電壓為2000V，輸出端直接短路，我們看電流波形如下圖所示，與ESD放電的典型波形差異較大（沒有出現(xiàn)上面靜電發(fā)生器電流波形的兩個峰）。

那為什么這樣呢？標(biāo)準(zhǔn)文件給出的電路模型還有錯？ 網(wǎng)上找到一個文章（文末會附出鏈接），我覺得還是比較靠譜的，放電模型中的兩個開關(guān)是用繼電器來控制的，我前面直接將其當(dāng)作了理想開關(guān)來用了，所以不太對。

既然模型不對，那我們重新找個模型，我查了些資料，確實(shí)也找到了些模型，不過看著都很復(fù)雜，比如下面這個。

 

先不說這個電路準(zhǔn)不準(zhǔn)確，也太復(fù)雜了，如果我們分析的時候，把這個電路模型代入到我們的電路，那分析起來也太困難了，那有沒有簡單的方式呢？3、簡單的模型 好，我要繼續(xù)扯淡了，我是這么看的：腦子里面把這個ESD發(fā)生器看作是一個信號發(fā)生器，其電壓波形和電流波形長一樣，內(nèi)阻是330Ω。

這里有個問題沒有解釋，標(biāo)準(zhǔn)里面，說的是電流波形長成上面這樣，而不是電壓，為什么我現(xiàn)在這里直接把它當(dāng)電壓？ 這里就要看這個ESD放電的典型電流波形是什么條件下測出來的？我估摸應(yīng)該是短路的時候，但我沒有證據(jù)。不過我們就以我們正常的電路為例子，如果我們對一個ESD管放電，輸出電壓會被鉗位到一個比較低的電壓，比如5V，相對于ESD電壓動輒幾千V來說，這個5V時可以忽略的，也就是說輸出端相當(dāng)于是短路的。 我們把輸出端短路，知道其電流波形，因?yàn)槭谴?lián)的關(guān)系，這個電流也是流過內(nèi)阻330Ω的電流波形，電阻的兩端的電流乘以電阻就等于電阻兩端的電壓，因?yàn)殡娮枋浅?shù)，所以電阻兩端的電壓波形也就跟電流波形形狀一樣。 另一方面，輸出短路之后，Vesd直接加到了電阻兩端，也就是說，Vesd的電壓波形和電阻兩端電壓一樣，所以Vesd的波形就和原來的電流波形形狀一樣。 以上描述有點(diǎn)繞，看下圖應(yīng)該很容易明白。

現(xiàn)在我們有了模型，不過我們也不太好分析，因?yàn)檫@個波形太不規(guī)則了，那怎么辦呢？        下面就要用到信號的頻譜了，那這是什么原理呢？其實(shí)以前專門寫過一篇文章，不明白的可以去瞅瞅，就是這兩個：《信號在腦子里面應(yīng)該是什么樣的（一）》；《信號在腦子里面應(yīng)該是什么樣的（二）》4、ESD信號的頻譜 一般認(rèn)為，ESD的頻譜是寬帶的（指的是各種頻率分量都有），頻率范圍大概是幾十Mhz到500Mhz，總之，其算是高頻信號。 從標(biāo)準(zhǔn)文件中知道，ESD波形具有0.7~1ns的上升沿，通過上升沿跟最大帶寬的計算公式0.35/tr，可得最大帶寬約為:0.35/0.7ns=0.5Ghz=500MHz。 現(xiàn)在我們有了模型，以及信號的頻譜，下面我們拿著這兩個東西去分析我們的具體的電路。 5、直接用這個模型回答開篇的第2個問題：為什么串電阻和并聯(lián)電容能夠改善ESD？ 

如上圖，我們有一個電路，MCU的GPIO管腳接到了外部插座上，一般來說，這種插座就是靜電的薄弱點(diǎn)，我們現(xiàn)在串聯(lián)了Rs和Cp，那么這個Rs和Cp是否對靜電有影響呢？ 我們按照前面說的，把靜電發(fā)生器的等效電路接進(jìn)來分析，假設(shè)MCU的輸入阻抗為Rmcu_Ri，最終電路等效如下圖：

Rs，Cp對靜電是否有作用，我們只需要看GPIO這個管腳的電壓Vgpio就好，電壓越低，說明效果越好。 有了上面的模型，其實(shí)我們就可以很輕松得到Vgpio的電壓，可以列出下面的公式：

 

公式有了，但是，這里需要再次強(qiáng)調(diào)下，Vesd是不規(guī)則的波形，我們要將其進(jìn)行傅里葉分解為正弦波，也就是得到其頻譜，因?yàn)橹挥羞@樣電容的阻抗才有意義，才能用公式Zcp=1/(j*2π*f*Cp)得到電容的阻抗，我們上述的公式計算才能得到結(jié)果。前面知道，Vesd帶寬頻譜為幾十Mhz到500Mhz。a、我們先來看濾波電容Cp的值對靜電防護(hù)的影響 從上面公式可以看出，Cp阻抗越小時，其容抗就越大，Vgpio的值越大，也就是說靜電效果越惡劣。與此同時，頻率越低，電容阻抗越大。因此，惡劣的情況為信號是頻率低的時候，而Vesd的帶寬是幾十Mhz到500Mhz，我們分析惡劣的情況，那么取最低頻率幾十Mhz。 問題來了，這個幾十Mhz是多少呢？我沒有找到官方的說法，其實(shí)也不重要，我們反正是定性分析，取個50Mhz吧。 固定了頻率，我們也將Rs固定下來吧，也取最惡劣的情況，Rs=0； 有了上面的條件：f=50Mhz，Rs=0。我們看不同容值Cp情況下 Vgpio的值：

可以看到，電容越大，對靜電越友好。 一般來說，加個nF級別的就對靜電有好的抑制作用。再往上收益可能也不明顯，因?yàn)樯厦娴挠嬎闶腔诶硐牍降模覀冎缹?shí)際上電容是非理想的，高于一定頻率后呈感性，阻抗不降反增，這些我在講電容的時候也是有提到的，想詳細(xì)了解可以去翻翻我筆記里面陶瓷電容相關(guān)的文章，現(xiàn)在兄弟們簡單看下下面這個圖就明白了。

另外一方面，這個濾波電容在電路中可能會影響我們有用信號的傳輸，因此具體能加多大的電容肯定是要結(jié)合具體電路綜合考慮的。 簡單仿真驗(yàn)證下，確認(rèn)下計算是否正確，仿真Cp=1nf的情況如下圖（Vesd=10kV@50Mhz，Rs=0，Cp=1nF時）：

可以看到，Vesd=10kV時，Vgpio=100V，滿足公式Vgpio=0.01*Vesd，驗(yàn)證了上面公式的準(zhǔn)確性。 雖然我們通過電壓的高低能夠得出ESD的能力，不過呢，還有個問題，如果芯片管腳那里的電壓真的是100V的話，那不用說，芯片早就掛了?？紤]實(shí)際情況，芯片內(nèi)部一般也會有ESD防護(hù)，以最常見的MCU芯片stm32f103為例子，其ESD能力為2000V，如下圖所示。

這個芯片供電電壓為3.3V，我們就假設(shè)其內(nèi)部是接了一個3.3V的ESD管來做到的2000V的芯片能力的。根據(jù)這個，我們修改下模型如下圖，放入一個3.3V的ESD管。

放了ESD管之后了，可以想象，Vgpio會被這個ESD鉗位到一個比較低的電壓，肯定沒法通過Vgpio電壓值來判斷ESD能力，那現(xiàn)在如何衡量ESD性能呢？ 也容易想到，可以通過ESD管吸收的能量，或者說是功率來判斷，如果說ESD管承受的功率越大，那么其承受的壓力也就越大，也就是說ESD性能差。 放了ESD管之后，就不好計算了，我們直接仿真看結(jié)果吧（注：下圖中R 1是用于軟件測試電流用的，1mΩ不影響結(jié)果；ESD管使用的是型號安森美的3.3V ESD器件esd9b33st5g，模型可以在其官網(wǎng)下載，LTspice如何導(dǎo)入第三方模型可以看我的筆記文檔的第9.1.4章節(jié)，這里不再描述詳細(xì)過程）。

從功率上看，1nF時ESD管承受的瞬間功率是1kW左右，10nF時是200W左右，100nF時就太小了，說明電容越大，ESD管壓力越小，芯片更不容易壞，也就是防護(hù)能力越好。 b、串聯(lián)電阻Rs的影響 說完了電容，下面來看下串聯(lián)電阻Rs的影響。用下面的模型，可以看出，如果假設(shè)MCU的管腳輸出阻抗為無窮大，那么電路都是開路的，Vgpio=Vesd，不管有沒有串聯(lián)電阻Rs。

那Rs是不是沒有用呢？當(dāng)然不是，因?yàn)槿绻覀兞頡mcu_ri=∞時，整個模型是開路的，根本就不會發(fā)生放電的事件，而事實(shí)上我們?nèi)ゴ蜢o電，肯定會有放電發(fā)生，也就是會有回路。 所以我們要結(jié)合更真實(shí)的情況，在MCU那里放個ESD管，看這個管子承受的功率大小就行。

我們還是仿真下看結(jié)果

可以看到，串聯(lián)電阻越大，那么ESD管承受的功率——壓力越小。說明串阻越大，對于MCU的防護(hù)是更好的。 為什么會這樣呢？也很容易看出來，整個鏈路是串聯(lián)的關(guān)系，如果Rs越大，那么回路的整體阻抗也越大，電流就越小，ESD管的壓降也會越小，進(jìn)而功率越小，芯片里面ESD管受到的壓力也越小，進(jìn)而防護(hù)能力越強(qiáng)。 小結(jié) 文章開頭的三個問題，第1個問題通篇看完的話應(yīng)該就明白了，就不專門說明了，第2個問題也作出了解釋，至于第3個問題，限于篇幅，就留待下次了。 再聲明下，文章的主要觀點(diǎn)并不是很嚴(yán)謹(jǐn)，有些條件也是假設(shè)（比如ESD的典型波形我猜測可能是直接輸出短路的時候測的），我只是估摸是這樣，并沒有求證，兄弟們可以結(jié)合自己的經(jīng)驗(yàn)去印證是不是這樣，總之不要盡信。

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