基于JTAG邊界掃描方式的重構(gòu)控制器的設(shè)計
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圖5為各狀態(tài)機個狀態(tài)下接口輸出波形，TCK、TMS、TDI時序和輸出值滿足JTAG掃描方式配置Virtex-4系列FPGA接口激勵要求。
本文引用地址：http://cafeforensic.com/article/105941.htm
本系統(tǒng)ARM工作時鐘為50MHz，TCK輸出為25MHz，為便于觀察，TAP_CFG部分狀態(tài)機中SDR狀態(tài)項實際由配置方案文件bit位數(shù)決定，仿真圖有所壓縮。
如果目標(biāo)板FPGA是Virtex-4 XC4VLX25，其配置方案文件為995KB，整個配置過程大約所需時間327ms。
結(jié)語
本文介紹的重構(gòu)控制器具有相對通用性，適用于對同一類FPGA芯片實現(xiàn)可編程器件在系統(tǒng)配置，使得硬件信息(可編程器件的配置信息)也可以象軟件程序一樣被動態(tài)調(diào)用或修改，從而動態(tài)的改變電路的結(jié)構(gòu)和功能，對電路中出現(xiàn)的錯誤和故障進行實時動態(tài)重構(gòu)，達(dá)到高可靠性的目的，有效節(jié)省邏輯資源，通過設(shè)計和仿真驗證了此方法的可行性。
參考文獻(xiàn)：
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