賽靈思公司(Xilinx)宣布發(fā)布賽靈思新一代可編程FPGA平臺。

據(jù)悉，目前過高的ASIC設(shè)計和制造成本、快速演化的相關(guān)標準、縮減物料清單以及對軟硬件可編程性的需求，與當前經(jīng)濟不景氣且員工數(shù)量減少的狀況相互交織，令當前的現(xiàn)實環(huán)境雪上加霜，迫使電子產(chǎn)品設(shè)計人員必須逐步把FPGA用作ASIC 和ASSP的替代方案。賽靈思將上述各種趨勢的互相交織，視為可編程技術(shù)勢在必行的重要驅(qū)動因素。

同時，功耗管理及其對系統(tǒng)成本和性能的影響也是當前電子系統(tǒng)設(shè)計人員和制造商所首要關(guān)注的問題。隨著競爭日益激烈，盡力降低功耗、加強對熱耗散的有效管理、并同時在由價格和性能驅(qū)動的功能方面保持領(lǐng)先等更加不可或缺。

賽靈思可編程平臺開發(fā)全球高級副總裁Victor Peng指出：“在28納米這個節(jié)點上，靜態(tài)功耗是器件總功耗的重要組成部分，有時甚至是決定性的因素。由于提高可用系統(tǒng)性能和功能的關(guān)鍵在于控制功耗，因此為了實現(xiàn)最高功效，首先必須選用適合的工藝技術(shù)。我們選擇了臺灣半導體制造有限公司(TSMC)和三星(Samsung)的高介電層/金屬閘 (high-k metal gate)高性能低功耗工藝技術(shù)，以使新一代FPGA能最大限度地降低靜態(tài)功耗，確保發(fā)揮28納米技術(shù)所帶來的最佳性能和功能優(yōu)勢。”

和前代產(chǎn)品相比，全新的平臺功耗降低一半，而性能提高兩倍。高性能低功耗工藝技術(shù)使得FPGA的靜態(tài)功耗降低了50%，較低的靜態(tài)功耗可讓賽靈思向客戶交付業(yè)界功耗最低的FPGA，且比前代器件的總功耗減少50%。同時，新一代開發(fā)工具通過創(chuàng)新時鐘管理技術(shù)可將動態(tài)功耗降低20%，而對賽靈思的部分重配置技術(shù)的增強，將幫助設(shè)計人員進一步降低33%的系統(tǒng)成本。同時還能通過簡單的設(shè)計移植和IP再利用，大幅提升設(shè)計人員的生產(chǎn)力。