可擴(kuò)展的數(shù)據(jù)模型架構(gòu)

　　為減少迭代次數(shù)和總體設(shè)計(jì)時(shí)間，并提高整體生產(chǎn)力，賽靈思用一個(gè)單一的、共享的、可擴(kuò)展的數(shù)據(jù)模型建立其設(shè)計(jì)實(shí)現(xiàn)流程，這種框架也常見于當(dāng)今最先進(jìn)的 ASIC 設(shè)計(jì)環(huán)境。Feist 說：“這種共享、可擴(kuò)展的數(shù)據(jù)模型可讓流程中的綜合、仿真、布局規(guī)劃、布局布線等所有步驟在內(nèi)存數(shù)據(jù)模型上運(yùn)行，故在流程中的每一步都可以進(jìn)行調(diào)試和分析，這樣用戶就可在設(shè)計(jì)流程中盡早掌握關(guān)鍵設(shè)計(jì)指標(biāo)的情況，比如時(shí)序、功耗、資源利用和布線擁塞等。而且這些指標(biāo)的估測將在實(shí)現(xiàn)過程中隨著設(shè)計(jì)流程的推進(jìn)而更趨于精確。”

　　具體來說，這種統(tǒng)一的數(shù)據(jù)模型使賽靈思能夠?qū)⑵湫滦投嗑S分析布局布線引擎與套件的 RTL 綜合引擎、新型多語言仿真引擎以及 IP 集成器 (IP Integrator)、引腳編輯器 (Pin Editor)、布局規(guī)劃器 (Floor Planner)、芯片編輯器 (Chip Editor) 等功能緊密集成在一起。此外，該數(shù)據(jù)模型使賽靈思能夠?yàn)樵摴ぞ咛准鋫淙娴慕徊嫣綔y功能，以便用戶跟蹤并交叉探測原理圖、時(shí)序報(bào)告、邏輯單元或其它視圖，直至 HDL 代碼中的給定問題。

　　Feist說：“用戶現(xiàn)在可以對(duì)設(shè)計(jì)流程中的每一步進(jìn)行分析，而且環(huán)環(huán)相扣。在綜合后的流程中，我們還提供時(shí)序、功耗、噪聲和資源利用分析功能。所以如果很早就發(fā)現(xiàn)時(shí)序或功耗不符合要求，我可以通過短時(shí)迭代，前瞻性地解決問題，而不必等到布局布線完成后多次執(zhí)行長時(shí)間迭代來解決。”

　　Feist 指出，這種可擴(kuò)展數(shù)據(jù)模型提供的緊密集成功能還增強(qiáng)了按鍵式流程的效果，從而可滿足用戶對(duì)工具實(shí)現(xiàn)最大自動(dòng)化，完成大部分工作的期望。Feist 表示，這種模型還能夠滿足客戶對(duì)更高級(jí)的控制、更深入的分析以及掌控每個(gè)設(shè)計(jì)步驟進(jìn)程的需要。

　　芯片規(guī)劃層次化，快速綜合

　　Feist說， Vivado為用戶提供了設(shè)計(jì)分區(qū)的功能， 可以分別處理綜合、執(zhí)行、驗(yàn)證的設(shè)計(jì)， 使其可以在執(zhí)行大型項(xiàng)目時(shí)，可以成立不同的團(tuán)隊(duì)分頭設(shè)計(jì)。 同時(shí)，新的設(shè)計(jì)保存功能可以實(shí)現(xiàn)時(shí)序結(jié)果的復(fù)用， 并且可以實(shí)現(xiàn)設(shè)計(jì)的部分可重配置。

　　Vivado還包括一個(gè)全新的綜合引擎，旨在處理數(shù)以百萬計(jì)的邏輯單元。新的綜合引擎的關(guān)鍵是對(duì)System Verilog的強(qiáng)大支持。“Vivado的綜合引擎對(duì)System Veriog語言可綜合子集的支持， 比市場上任何其他工具都更好” Feist 說。 它的綜合速度是賽靈思ISE Design Suite綜合工具XST的三倍，并支持“快速”模式，使得設(shè)計(jì)師迅速把握設(shè)計(jì)的面積和規(guī)模。 另外，也讓他們調(diào)試問題的速度比之前采用RTL或門級(jí)原理圖快15倍。隨著越來越多的ASIC設(shè)計(jì)者轉(zhuǎn)向可編程平臺(tái)，賽靈思還在整個(gè)Vivado設(shè)計(jì)流程中提升了了Synopsys 設(shè)計(jì)約束 (SDC)。標(biāo)準(zhǔn)的使用開啟了一個(gè)新的自動(dòng)化水平， 客戶現(xiàn)在可以訪問先進(jìn)的EDA工具產(chǎn)生約束、檢查跨時(shí)鐘域、形式驗(yàn)證， 甚至是利用像Synopsys PrimeTime那樣的工具進(jìn)行靜態(tài)時(shí)序的分析。

　　多維度分析布局器

　　Feist 解釋說，上一代 FPGA 設(shè)計(jì)套件采用單維基于時(shí)序的布局布線引擎，通過模擬退火算法隨機(jī)確定工具應(yīng)在什么地方布置邏輯單元。使用這類工具時(shí)，用戶先輸入時(shí)序，模擬退火算法根據(jù)時(shí)序先從隨機(jī)初始布局種子開始，然后在本地移動(dòng)單元，“盡量”與時(shí)序要求吻合。Feist 說：“在當(dāng)時(shí)這種方法是可行的，因?yàn)樵O(shè)計(jì)規(guī)模非常小，邏輯單元是造成延遲的主要原因。但今天隨著設(shè)計(jì)的日趨復(fù)雜化和芯片工藝的進(jìn)步，互聯(lián)和設(shè)計(jì)擁塞一躍成為延遲的主因。采用模擬退火算法的布局布線引擎對(duì)低于 100 萬門的 FPGA 來說是完全可以勝任的，但對(duì)超過這個(gè)水平的設(shè)計(jì)，引擎便不堪重負(fù)。不僅僅有擁塞的原因，隨著設(shè)計(jì)的規(guī)模超過100萬門，設(shè)計(jì)的結(jié)果也開始變得更加不可預(yù)測。”

　　著眼于未來，賽靈思為 Vivado 設(shè)計(jì)套件開發(fā)了新型多維分析布局引擎，其可與當(dāng)代價(jià)值百萬美元的 ASIC布局布線工具中所采用的引擎相媲美。該新型引擎通過分析可以找到從根本上能夠最小化設(shè)計(jì)三維(時(shí)序、擁塞和走線長度)的解決方案。Feist 表示：“Vivado設(shè)計(jì)套件的算法從全局進(jìn)行優(yōu)化，同時(shí)實(shí)現(xiàn)了最佳時(shí)序、擁塞和走線長度，它對(duì)整個(gè)設(shè)計(jì)進(jìn)行通盤考慮，不像模擬退火算法只著眼于局部調(diào)整。這樣該工具能夠迅速、決定性地完成上千萬門的布局布線，同時(shí)保持始終如一的高結(jié)果質(zhì)量(見圖 1)。由于它能夠同時(shí)處理三大要素，也意味著可以減少重復(fù)運(yùn)行流程的次數(shù)。”　　

圖1：與其它 FPGA 工具相比，Vivado 設(shè)計(jì)套件能夠以更快的速度、更優(yōu)異的質(zhì)量完成各種規(guī)模的設(shè)計(jì)