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          賽靈思公開發(fā)布Vivado設(shè)計套件常見問題解答

          作者: 時間:2012-04-27 來源:電子產(chǎn)品世界 收藏

              設(shè)計套件是什么?

          本文引用地址:http://cafeforensic.com/article/131870.htm

            集成的設(shè)計環(huán)境—— 設(shè)計套件包括高度集成的設(shè)計環(huán)境和新一代從系統(tǒng)到 IC 級的工具,這些均建立在共享的可擴展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎(chǔ)上。這也是一個基于 AMBA AXI4 互聯(lián)規(guī)范、IP-XACT IP元數(shù)據(jù)、工具命令語言 (TCL)、Synopsys 系統(tǒng)約束 (SDC) 以及其它有助于根據(jù)客戶需求量身定制設(shè)計流程并符合業(yè)界標準的開放式環(huán)境。構(gòu)建的的 工具將各類可編程技術(shù)結(jié)合在一起,能夠可擴展實現(xiàn)多達 1 億個等效 ASIC 門的設(shè)計。

            專注于集成的組件——為了解決集成的瓶頸問題,Vivado 設(shè)計套件采用了用于快速綜合和驗證 C 語言算法 IP 的 ESL 設(shè)計,實現(xiàn)重用的標準算法和 RTL IP技術(shù),標準 IP和各類系統(tǒng)構(gòu)建模塊的系統(tǒng)集成,模塊和系統(tǒng)驗證的仿真速度提高 了3 倍,與此同時,硬件協(xié)仿真將性能提升了100倍。

            專注于實現(xiàn)的組件——為了解決實現(xiàn)的瓶頸,Vivado工具采用層次化器件編輯器和布局規(guī)劃器、速度提升 了3 至 15 倍,且為 SystemVerilog 提供了業(yè)界最好支持的邏輯綜合工具、速度提升 4 倍且確定性更高的布局布線引擎,以及通過分析技術(shù)可最小化時序、線長、路由擁堵等多個變量的“成本”函數(shù)。此外,增量式流程能讓工程變更通知單 (ECO) 的任何修改只需對設(shè)計的一小部分進行重新實現(xiàn)就能快速處理,同時確保性能不受影響。最后,Vivado 工具通過利用最新共享的可擴展數(shù)據(jù)模型,能夠估算設(shè)計流程各個階段的功耗、時序和占用面積,從而達到預(yù)先分析,進而優(yōu)化自動化時鐘門等集成功能。

            為何要打造全新的工具套件而不是對 ISE 設(shè)計套件進行升級?

            客戶需要一個全新的設(shè)計環(huán)境以提升生產(chǎn)力、縮短產(chǎn)品上市時間、超越可編程邏輯、實現(xiàn)可編程系統(tǒng)集成等。為了響應(yīng)客戶的需求,工程師從 2008 年開始付諸行動,打造出了 Vivado 工具這一巔峰之作。

            Vivado 工具能解決當前設(shè)計人員面臨的哪些主要挑戰(zhàn)?

            “All Programmable”器件不只是涵蓋可編程邏輯設(shè)計,還涉及到可編程系統(tǒng)集成,要在更少的芯片上集成越來越多的系統(tǒng)功能。為了構(gòu)建上述系統(tǒng),我們會面臨一系列全新的集成和實現(xiàn)設(shè)計生產(chǎn)力瓶頸,這是我們必須要解決的問題:

            集成瓶頸
            · 集成 C 語言算法和 RTL 級 IP
            · 混合 DSP、嵌入式、連接功能、邏輯領(lǐng)域
            · 模塊和“系統(tǒng)”驗證
            · 設(shè)計和 IP 重用

            實現(xiàn)瓶頸
            · 層次化芯片布局規(guī)劃與分區(qū)
            · 多領(lǐng)域和多晶片物理優(yōu)化
            · 多變量“設(shè)計”和“時序”收斂的沖突
            · 設(shè)計后期發(fā)生的ECO及變更引起的連鎖反應(yīng)

            最新環(huán)境相對于 ISE 設(shè)計套件14 生產(chǎn)力方面有何優(yōu)勢?

            聯(lián)盟計劃成員、客戶以及團隊通過運行各種經(jīng)現(xiàn)場測試的設(shè)計,結(jié)果表明,相對于同類競爭工具,Vivado 設(shè)計套件從總體上把集成度和實現(xiàn)速度提高至原來的4 倍。

            賽靈思是不是不再需要 ISE 設(shè)計套件了?

            不是。ISE 設(shè)計套件 14 版本支持目前的 28nm 產(chǎn)品,賽靈思會繼續(xù)為面向前代產(chǎn)品設(shè)計的工具提供支持。

            現(xiàn)在客戶能做些什么?

            客戶可報名參加早期試用計劃,下載相關(guān)技術(shù)文檔,搶先了解 Vivado 設(shè)計套件,為自己首款或下一款 7 系列 FPGA 和 Zynq-7000 EPP 設(shè)計做好準備。今夏早些時候7 系列將面向公眾全面推出,今年晚些時候 Zynq-7000 EPP也將面向公眾發(fā)貨。早期試用計劃參與者可在 5 月 8 日下載相關(guān)工具。


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