All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司(Xilinx, Inc. (NASDAQ:XLNX) )宣布出席 2012 年 6 月 3 日至 7 日在美國(guó)舊金山舉行的全球設(shè)計(jì)自動(dòng)化大會(huì) (DAC)，這也是該公司 11 年后第一個(gè)展臺(tái)展示活動(dòng)，展示內(nèi)容為其全新的Vivado™ 設(shè)計(jì)套件。隨著專(zhuān)用器件設(shè)計(jì)的成本和風(fēng)險(xiǎn)不斷提升，只有極少數(shù)超大批量商品的生產(chǎn)才適用于專(zhuān)用器件設(shè)計(jì)。針對(duì)成本、功耗、性能和密度等日益嚴(yán)格的產(chǎn)品需求，可編程平臺(tái)已成為設(shè)計(jì)者的唯一選擇。我們要問(wèn)的是：在能夠選擇All Programmable技術(shù)的時(shí)候，為何還要用 ASIC?

　　內(nèi)容：2012 年第 49 屆全球設(shè)計(jì)自動(dòng)化大會(huì) (DAC)
　　地點(diǎn)：加利福尼亞州舊金山 Moscone 中心 730 號(hào)展臺(tái)
　　時(shí)間：展 覽：2012 年 6 月 4 日至 6 日
　　大會(huì)活動(dòng)：2012 年 6 月 3 日至 7 日

　　賽靈思采用 28nm 技術(shù)，致力于開(kāi)發(fā)All Programmable的技術(shù)和器件，超越了硬件進(jìn)入軟件，超越了數(shù)字進(jìn)入模擬，超越了單芯片進(jìn)入了3D堆疊芯片。全新開(kāi)發(fā)的 Vivado 設(shè)計(jì)套件可滿足未來(lái) 10 年All Programmable器件的設(shè)計(jì)需求，并架起通往 ASIC 領(lǐng)域的寬闊橋梁。Vivado 設(shè)計(jì)套件是以系統(tǒng)和 IP 為中心的新一代設(shè)計(jì)系統(tǒng)，能解決系統(tǒng)級(jí)集成能力和實(shí)現(xiàn)效率方面的瓶頸問(wèn)題。訪問(wèn)賽靈思展臺(tái)的觀眾將了解到，Vivado 設(shè)計(jì)套件能將可編程設(shè)計(jì)工作效率提高四倍，降低設(shè)計(jì)成本，加速產(chǎn)品上市，滿足最高集成度的軟/硬件可編程設(shè)計(jì)需求。參會(huì)者還將了解到 Vivado 設(shè)計(jì)套件如何支持滿足ASIC設(shè)計(jì)標(biāo)準(zhǔn)要求的IP 元數(shù)據(jù)、IP 接口、設(shè)計(jì)工具以及賽靈思聯(lián)盟計(jì)劃成員推出的日益豐富的 IP 和設(shè)計(jì)工具解決方案。

　　賽靈思專(zhuān)家將在以下的展臺(tái)演示、深度技術(shù)研討會(huì)和會(huì)議小組討論環(huán)節(jié)等探討以下議題：

　　展臺(tái)內(nèi)的技術(shù)專(zhuān)題活動(dòng)

• Vivado 設(shè)計(jì)套件簡(jiǎn)介——全新的Vivado 設(shè)計(jì)套件相對(duì)傳統(tǒng)設(shè)計(jì)流程而言，可將集成度和實(shí)現(xiàn)效率提高四倍，而且通過(guò)簡(jiǎn)化設(shè)計(jì)工作，降低了成本，并支持設(shè)計(jì)環(huán)境的自動(dòng)化，同時(shí)不限制設(shè)計(jì)環(huán)境，保持靈活性。
• Vivado ，以 IP 和系統(tǒng)為中心的設(shè)計(jì)環(huán)境——Vivado 設(shè)計(jì)套件是一款以 IP 和系統(tǒng)為中心的設(shè)計(jì)環(huán)境，包括 Vivado IP 集成器(是一款交互式設(shè)計(jì)與驗(yàn)證環(huán)境，可通過(guò)接口層互聯(lián)，以圖形方式連接賽靈思、第三方提供的 IP 核或?qū)Ｓ?IP 核來(lái)創(chuàng)建和驗(yàn)證層次化系統(tǒng)。)和 Vivado IP 封裝器(幫助賽靈思和第三方 IP 提供商以及最終客戶封裝內(nèi)核、模塊或完成的設(shè)計(jì)，并配套提供所有約束條件、測(cè)試平臺(tái)和技術(shù)文檔)。
• Vivado 高層次綜合——Vivado 高層次綜合可將 C、C++ 和System C 規(guī)范直接應(yīng)用于 FPGA，且無(wú)需手動(dòng)創(chuàng)建 RTL，從而加速了設(shè)計(jì)實(shí)現(xiàn)進(jìn)程。
• Vivado 實(shí)現(xiàn)與分析——Vivado 設(shè)計(jì)套件共享可擴(kuò)展數(shù)據(jù)模型的架構(gòu)設(shè)計(jì)能支持不同設(shè)計(jì)來(lái)源、示意圖、層次化瀏覽器、設(shè)計(jì)報(bào)告、消息、布局規(guī)劃和器件編輯器視圖間的交叉探測(cè)。這種獨(dú)特的功能通過(guò)圖形化反饋，確定每個(gè)設(shè)計(jì)階段存在的設(shè)計(jì)問(wèn)題，從而加速調(diào)試進(jìn)程和時(shí)序收斂。

　　展臺(tái)內(nèi)的展覽演示

　　所有 Vivado 設(shè)計(jì)套件演示均采用 Zynq™-7000 可擴(kuò)展處理平臺(tái)或基于 3D 堆疊芯片的 Virtex^®-7 2000T 來(lái)展示功能。賽靈思就每個(gè)硬件平臺(tái)將展示：

• Vivado IP 集成器——是一款交互式設(shè)計(jì)與驗(yàn)證環(huán)境，可通過(guò)接口層互聯(lián)，以圖形方式連接賽靈思、第三方提供的 IP 核或?qū)Ｓ?IP 核來(lái)創(chuàng)建和驗(yàn)證層次化系統(tǒng)。
• Vivado流程實(shí)現(xiàn)——隨著設(shè)計(jì)細(xì)化、綜合和布局布線的推進(jìn)，Vivado 設(shè)計(jì)套件能讓您較早獲得功耗、時(shí)序和資源利用等關(guān)鍵設(shè)計(jì)參數(shù)。
• Vivado 高層次綜合——Vivado 高層次綜合可將 C、C++ 和System C 規(guī)范直接應(yīng)用于 FPGA，且無(wú)需手動(dòng)創(chuàng)建 RTL，從而加速了設(shè)計(jì)實(shí)現(xiàn)進(jìn)程。

　　賽靈思參會(huì)活動(dòng)

　　6月5日：

• “具有差異意識(shí)的 28nm 設(shè)計(jì)實(shí)現(xiàn)” – Suresh Raman，技術(shù)研究員 CAD 工程師
• “下一個(gè) ASIC 設(shè)計(jì)會(huì)不會(huì)是 FPGA?” – Brent Przybus，F(xiàn)PGA產(chǎn)品線總監(jiān)

　　6月6日：

• “高層次綜合生產(chǎn)部署：我們準(zhǔn)備好了嗎?” – Vinod Kathail，高級(jí)工程師
• “大廳討論：摩爾定律的陰暗面” – Steve Glaser，企業(yè)戰(zhàn)略高級(jí)副總裁
• “基于 FPGA 的 ASIC 原型” – Ramine Roane，工具產(chǎn)品市場(chǎng)總監(jiān)
• “硬件輔助原型與驗(yàn)證：自制還是購(gòu)買(mǎi)?” – Austin Lesea，首席工程師

　　6月7日：

• “3D是否為未來(lái)發(fā)展做好了準(zhǔn)備?” – Liam Madden，F(xiàn)PGA 開(kāi)發(fā)與芯片技術(shù)企業(yè)副總裁