2．4 電源設(shè)計

系統(tǒng)電源包括+5 V．3．3 V，1．8 V，+15 V，-15 V。

DSP芯片核心電壓為1．8 V，I／O電壓為3．3 V，所以需要該板提供3．3 V和1．8 V兩個電壓源。D／A芯片需要提供+15 V，-15 V兩種電源。+5 V電源是由系統(tǒng)提供，其他的電源均由+5 V電源轉(zhuǎn)換獲得。

對于線性穩(wěn)壓來說，其特點是電路結(jié)構(gòu)簡單，所需元件數(shù)量少，輸入／輸出壓差可以很大，但其致命弱點就是效率低，功耗高。DC-DC電路的特點是效率高，升降壓靈活，缺點是干擾和紋波較大。

對比凌特公司、國家半導(dǎo)體公司、德州儀器公司等的同類型電壓轉(zhuǎn)換芯片，選取德州儀器公司的TPS73HD318模塊作為3．3 V和1．8 V電壓轉(zhuǎn)換芯片。選用RECOM公：REC3-0515DRW完成+5 V和+15 V，-15 V之間電壓轉(zhuǎn)換。他們具有90％以上的轉(zhuǎn)換效率、簡單的外圍電路、更小的封裝、2．5％以下的紋波電壓等特點。

2．5 復(fù)位設(shè)計

如圖4所示，復(fù)位的輸入包括兩個部分：MAX1232輸出的RESETA和電源芯片TPS73HD318輸出的RESETB。MAX1232的輸入為手動復(fù)位信號輸入和看門狗喂狗信號輸入。手動復(fù)位信號來自復(fù)位按鈕，喂狗信號來自CPLD。復(fù)位輸出2個信號分別給DSP，D／A使用。

2．6 電平轉(zhuǎn)換設(shè)計

由于DSP的接口電平為3．3 V，CPLD和PC19052接口電平為5 V，為了將兩部分兼容起來，需要使用電平轉(zhuǎn)換緩沖芯片。如圖5所示該器件有兩個供電電源、兩個方向控制端、兩個使能端。通過連接不同的電壓源可以為器件的信號引腳提供不同的電平。

2．7 A／D，D／A設(shè)計

A／D和D／A芯片通過電平緩沖期間與DSP的地址數(shù)據(jù)總線連接，由DSP芯片負(fù)責(zé)A／D和D／A的初始化以及讀寫控制。

3 CPLD邏輯設(shè)計

CPLD片內(nèi)邏輯實現(xiàn)描述框圖見圖6。在CPLD內(nèi)部主要實現(xiàn)了三個的功能，與DSP總線的邏輯接口、內(nèi)部的寄存器、控制邏輯。

與DSP總線的接口邏輯實現(xiàn)與DSP邏輯接口，使DSP對CPLD的內(nèi)部寄存器可以進(jìn)行訪問。狀態(tài)寄存器為只讀寄存器，用來讀取中斷狀態(tài)、與雙口RAM進(jìn)行通信的標(biāo)志位等信息；控制寄存器為只寫寄存器，用來控制中斷屏蔽、修改通信的標(biāo)志位。組合邏輯主要用來進(jìn)行地址譯碼、讀寫譯碼。

4 DSP軟件設(shè)計

DSP軟件開發(fā)主要是在TI提供的集成開發(fā)環(huán)境CCS下，充分利用實時操作系統(tǒng)DSP／BIOS的強大功能，結(jié)合自己特定的處理算法．快速構(gòu)筑一個滿足需求的高效率的軟件系統(tǒng)。在設(shè)計中，對DSP的初始化是必須的，該設(shè)計主要應(yīng)用于實時控制系統(tǒng)中，其電路的主要功能是用于采集、運算、輸出。程序流程圖如圖7所示，上電后存儲在FLASH內(nèi)的程序開始運行，DSP開始依次初始化RAM存儲器、CPLD內(nèi)部寄存器、A／D寄存器、D／A寄存器。初始化完成后開始讀取A／D輸入，由于A／D轉(zhuǎn)換速度比讀取的速度慢，在讀取過程中需要查詢A／D轉(zhuǎn)換狀態(tài)，等待A／D芯片輸出轉(zhuǎn)換完成信號。將讀取的數(shù)據(jù)寫入雙口RAM的指定位置，并刷新雙口RAM和CPLD內(nèi)部的標(biāo)志位，通知主機讀取數(shù)據(jù)。對A／D數(shù)據(jù)進(jìn)行運算，根據(jù)運算結(jié)果控制D／A輸出，等待查詢D／A轉(zhuǎn)換完成之后，程序再次跳轉(zhuǎn)至讀取A／D。

5 結(jié) 語

將該設(shè)計用于某一伺服控制系統(tǒng)，實現(xiàn)了系統(tǒng)功能，同時對系統(tǒng)的穩(wěn)定性和可靠性給予了足夠的關(guān)注。經(jīng)長時間考核，本系統(tǒng)運行穩(wěn)定可靠。