工程師在設計過程中，經(jīng)常需要一定的創(chuàng)造力（你不妨稱之為數(shù)字管道膠帶）才能夠保證設計的順利完成。過去8年時間里，我曾經(jīng)目睹許多優(yōu)秀工程師利用這一方法出色地完成了許多工作，而他們采用的最主要工具就是FPGA Editor。

利用FPGA Editor，你可以察看完成的設計并確定是否在FPGA構造一級真正實現(xiàn)了設計意圖 – 而這對于任何工程師或現(xiàn)場應用工程師來說都是非常需要的。假設你拿到協(xié)作者的設計，需要對其進行修改，但他們的HDL源代碼非常難于理解，或者根本沒有任何注釋或文檔。也許你只是想將某些時鐘邏輯鎖定，但卻不知道實例的名稱或者如何將其鎖在所希望的位置。下面討論的一些用來探查FPGA構造以及創(chuàng)建命令行補丁的技巧可以幫助設計人員滿足不斷迫近的任務期限要求。

FPGA構造勘察技巧

當賽靈思發(fā)布針對新FPGA器件的工具時，通常我做的第一件事就是打開FPGA Editor來勘FPGA器件的內(nèi)部構造。具體做法是找到Xilinx → ISE →Accessories菜單并點擊FPGA Editor圖標，或者在命令行鍵入fpga_editor。圖形用戶界面打開后，在File菜單下選擇New。FPGA Editor會詢問設計文件名稱和物理約束文件。此時還沒有任何設計文件，因此隨便鍵入一個設計文件名（例如，test.ncd），并選擇希望察看的器件類型。FPGA Editor將會使用同樣的名字作為物理約束文件的名稱，并加載一個空白設計。

另一種方法是編譯隨軟件提供的某個ISE®工具套件設計例子，并將其加載到FPGA Editor中來察看FPGA構造。加載一個設計實例可以顯示更多細節(jié)，并且更容易定位感興趣的項目。

在FPGA Editor中瀏覽只需要記住兩件事：

1、如何利用CTRL / Shift快捷鍵進行放大縮小。
2、如果利用F11鍵放大選定的項目。

不使用GUI按鈕快速縮放的方法是，按住Ctrl 和 Shift鍵，然后分別利用鼠標左鍵和右鍵進入放大和縮小。要想快速找到任何項目，在GUI右上角的列表窗口（List window）中選擇該項目即可。一旦定位了想找的項目，按F11鍵。陣列窗口（Array window）就會放大顯示該項目。

FPGA Editor有四個主要窗口：列表（List）、全局（World）、陣列（Array）和塊（Block）。List窗口顯示設計中所有活動的項目。通過此窗口頂部的下拉菜單可選擇其內(nèi)容 – 列表內(nèi)容包括已經(jīng)布局或還未使用的部件、網(wǎng)絡或未布線的網(wǎng)絡等等。

全局視圖窗口（World Windows）始終顯示完整FPGA硅片視圖，這在試圖確定某個網(wǎng)絡的布線情況時非常有用。同時，陣列窗口（Array window）則是FPGA構造和邏輯的動態(tài)視圖。如果雙擊Array視圖中的任何項目，會顯示Block視圖，給出所選擇項目或邏輯單元的詳細情況。

利用FPGA Editor，你可以察看物理實施后的設計并確定是否在FPGA構造一級真正實現(xiàn)了設計意圖 – 而這對于任何工程師或現(xiàn)場應用工程師來說都是非常需要的。

為方便瀏覽或?qū)υO計進行編輯，這些窗口可以復制。許多情況下，打開第二個Array窗口會比較方便同時在設計的兩個不同部分工作。例如，假設需要在全局時鐘緩沖器和芯片底部的觸發(fā)器之間增加一條布線。如果在一個Array窗口中顯示全局時鐘緩沖器的輸出，另一個Array窗口則顯示觸發(fā)器時鐘輸入，那么會做起來會更方便。不然的話就必須來回縮放來定位布線的兩端，顯然這很繁瑣。

在FPGA Editor GUI的右側是一組由20個功能按鈕組成的工具條，用于設計察看和編輯。通過編輯$XILINX/data目錄下的fpga_editor.ini文件可以增加更多功能按鈕。當察看設計時，應當隨時使用INFO按鈕。該功能會將所選擇項目的所有信息轉錄到控制臺（Console）窗口。這一功能非常方便，你可以在控制臺窗口中標注數(shù)據(jù)并將其拷貝到其它地方使用，例如編寫UCF約束。一旦了解了最基本的概念和操作，就可以開始察看FPGA構造。通常我都從時鐘邏輯開始。這包括數(shù)字時鐘管理器（DCM）、鎖相環(huán)（PLL）、全局時鐘緩沖器（BUFG）、區(qū)域時鐘緩沖器（BUFR）、I/O緩沖器（BUFIO）以及不同的時鐘區(qū)域。（要想按字母列出項目表，可以到LIST窗口點擊 Type來排序。）點擊一個DCM并按F11。ARRAY窗口會定位到選擇的DCM并放大顯示它。繼續(xù)點擊DCM并觀察GUI底部的Console窗口，其中會顯示與下面類似的內(nèi)容：

comp “DCM_BASE_inst_star”, site “DCM_ADV_X0Y9”, type = DCM_ADV
(RPM grid X73Y202)

這是有用的數(shù)據(jù)。 拷貝并粘貼上述內(nèi)容到UCF文件中，并作如下更改以鎖定這一DCM邏輯：

INST “DCM_BASE_inst_star”
LOC=DCM_ADV_X0Y9;

利用這一方法，幾乎可以鎖定FPGA中的任何項目。 下面是BUFG鎖定的另一個例子：

comp “BUFG_inst_star”, site “BUFGCTRL_X0Y20”, type = BUFG (RPM grid X73Y124)
INST “BUFG_inst_star”
LOC=BUFGCTRL_X0Y20;

再次回到List窗口并標注同一DCM。雙擊之后將會在Block視圖中顯示該DCM以及所有設置和參數(shù)。這是一項非常強大的功能，可用于FPGA構造中的任何邏輯項目。如果選擇一個邏輯片并雙擊它，就可以看到邏輯片是如何布線連接的，以及是否使用了進位鏈或本地觸發(fā)器。

Block視圖的按鈕條包含許多其它選項。值得一提的是 F= button按鈕，其功能是顯示邏輯片中使用的項目的完整配置。例如，如果使用了一個LUT6和一個觸發(fā)器，按下F= 按鈕將會給出LUT的布爾議程以及觸發(fā)器的配置模式。

閱讀賽靈思用戶指南是一回事，而從計算機屏幕上展開的視圖上探察所有邏輯、開關和參數(shù)則是另一回事。一旦熟悉了FPGA構造及所有資源，那么在編寫和驗證設計時獲得的幫助將會令人感到驚奇。在設計流程中記錄
生成補丁腳本

當用戶在GUI環(huán)境中編輯設計時，F(xiàn)PGA Editor能夠記錄用戶動作。用戶不僅可以保存記錄動作流程，還可在以后重新使用記錄的腳本并加以重復。當無法更改RTL，但又需要在設計過程中對設計進行修改時，這一功能特別有用。假設設計采用了第三方IP或賽靈思加密IP，其中包括一個全局時鐘和一個DCM來生成稱為 interface_clk的時鐘。然后再假設接口所連接的ASIC出現(xiàn)問題，無法在預定的interface_clk的上升沿接收數(shù)據(jù)。如何修正這一問題？