如今的產(chǎn)品生命周期可能短至六個(gè)月，因此在這種情況下要想取得定制ASIC的低成本、低功耗和高性能優(yōu)勢幾乎是不可能的。定制ASIC的設(shè)計(jì)周期通常要一年左右，這通常要比終端產(chǎn)品的生命周期還要長。另外，標(biāo)準(zhǔn)單元ASIC還具有NRE費(fèi)用(非重復(fù)工程成本)，對于基本的0.13微米設(shè)計(jì)，該成本約為30萬美元，而對于具有復(fù)雜IP內(nèi)容的90nm設(shè)計(jì)將超過100萬美元。因而當(dāng)每年的批量小于10萬片時(shí)，從經(jīng)濟(jì)角度看就不具有可行性。

　　為此人們研發(fā)出了平臺化或結(jié)構(gòu)化ASIC，它們具有預(yù)設(shè)計(jì)的IP塊和可編程的ASIC門，可顯著降低成本并縮短設(shè)計(jì)周期。這種方案將設(shè)計(jì)周期從一年甚至更長的時(shí)間縮短到幾個(gè)月，還將NRE成本降低到大約15萬美元，不過與門陣列相關(guān)的較大尺寸使得單片成本過高而無法補(bǔ)償NRE。

　　利用現(xiàn)成的標(biāo)準(zhǔn)微控制器來實(shí)現(xiàn)設(shè)計(jì)通常會較快且具有較高的成本效益，許多微控制器都是系統(tǒng)級芯片(SoC)，能夠提供大量的網(wǎng)絡(luò)功能和人機(jī)接口功能，例如LCD控制器和相機(jī)接口。這些現(xiàn)成的SoC常常具有所有功能，性能高且成本低，采用基于單元的ASIC即可實(shí)現(xiàn)。但是， 需要硬件加速的一些設(shè)計(jì)中要求一些高強(qiáng)度運(yùn)算的功能，如Turbo編碼、GPS環(huán)形解調(diào)器和圖形處理等，它們都需要用硬件實(shí)現(xiàn)。未來發(fā)展趨勢是利用FPGA來實(shí)現(xiàn)這些DSP功能。由于工藝技術(shù)的進(jìn)步，這種設(shè)計(jì)的成本將明顯降低，而且?guī)缀跤型耆〈脚_ASIC。

　　不過，FPGA也有一些缺點(diǎn)，最顯著的是功耗高，執(zhí)行速度慢，FPGA中IP的安全性也相對較差。盡管其成本下降很快，但當(dāng)批量達(dá)到1萬片時(shí)，其批量成本就不再下降了。因此FPGA還比較貴。

　　目前有種新的ASIC技術(shù)，它采用一種金屬-可編程的單元結(jié)構(gòu)(MPCF)，所實(shí)現(xiàn)的硅片效率與單元ASIC相當(dāng)(在130nm工藝上為170K-210K門/mm2)。例如，在130nm工藝節(jié)點(diǎn)，利用MCPF實(shí)現(xiàn)一個(gè)D觸發(fā)器(DFF)所用的硅片面積與標(biāo)準(zhǔn)單元相比幾乎相同(圖1：用130nm MPCF和130nm 標(biāo)準(zhǔn)單元實(shí)現(xiàn)的D觸發(fā)器)。

　　目前正在利用MPCF技術(shù)開發(fā)可定制的微控制器，它不僅具有單元ASIC的超低單片成本優(yōu)勢，還具備結(jié)構(gòu)化ASIC的低NRE和不到兩個(gè)月設(shè)計(jì)周轉(zhuǎn)期的優(yōu)點(diǎn)?；旧希哂蠸oC級集成度的現(xiàn)有MCU結(jié)合金屬化可編程單元結(jié)構(gòu)就可用來實(shí)現(xiàn)可定制的SoC平臺。

　　作為這種可定制微處理器的一個(gè)例子，它采用了基于200 MHz ARM926EJ-S的現(xiàn)有MCU，帶有用于確定性處理且均為16 Kbytes的緊耦合程序和數(shù)據(jù)高速緩存，32 Kbytes的附加SRAM，32 Kbytes的ROM以及支持網(wǎng)絡(luò)、數(shù)據(jù)傳輸、人機(jī)接口的外設(shè)，并增加了一個(gè)等效于28K 或 56K FPGA LUTs (250K 或 500K 可布線 ASIC門)的金屬化可編程塊(MP)。(圖2- AT91CAP9方框圖)。器件上已有的外設(shè)包括USB 主機(jī)和器件、10/100 以太網(wǎng)MAC、LCD控制器、用于連接CAN、MCI和SPI總線的圖像傳感接口。

　　圖1：用130nm MPCF和130nm 標(biāo)準(zhǔn)單元實(shí)現(xiàn)的D觸發(fā)器。