圖1 Transceiver結(jié)構(gòu)示意圖

　　眾所周知在高速的數(shù)據(jù)傳輸系統(tǒng)中，收發(fā)器對于實現(xiàn)整個系統(tǒng)的功能起著至關(guān)重要的作用。而在收發(fā)器系統(tǒng)中，復(fù)用器是工作在最高速度的電路單元之一，因此復(fù)用器電路設(shè)計的好壞直接影響整個系統(tǒng)的性能。本文所設(shè)計的復(fù)用器，采用SMIC 0.18?m CMOS工藝實現(xiàn)。

　　2 電路結(jié)構(gòu)及其設(shè)計

　　2.1 16:1復(fù)用器結(jié)構(gòu)設(shè)計

　　本文設(shè)計的16:1復(fù)用器是將發(fā)送數(shù)據(jù)選擇模塊輸出的16位156.25Mb/s并行數(shù)據(jù)轉(zhuǎn)換為2.5Gb/s串行數(shù)據(jù)輸出，其實現(xiàn)框圖如圖2所示，該電路主要由1個1*復(fù)用器電路和1個采用樹形結(jié)構(gòu)（包括3個2:1復(fù)用器）實現(xiàn)的4:1的復(fù)用器電路構(gòu)成。其中1*復(fù)用器用數(shù)字電路實現(xiàn)，4:1復(fù)用器電路用模擬電路實現(xiàn)。該電路接收從PLL送出的2.5GHz、1.25GHz和625MHz差分時鐘，為1*復(fù)用器和2:1復(fù)用器電路提供所需要的時鐘。16位并行輸入數(shù)據(jù)經(jīng)過1*復(fù)用器后輸出4位并行數(shù)據(jù)送入4:1復(fù)用器,經(jīng)4:1復(fù)用器后，數(shù)據(jù)變換成1比特寬度的串行數(shù)據(jù)流，發(fā)送順序最低位在前，即TXD_P[0]最先出現(xiàn)在TXD_S上,TXD_P[15]最后發(fā)出。由于本電路是數(shù)?；旌闲盘栐O(shè)計，仿真時需要給數(shù)字電路和模擬電路分別加激勵，對于4:1復(fù)用器電路，輸入采用互補(bǔ)的方波電壓源，峰峰值為0.4V。對于1*復(fù)用器電路，通過用Verilog語言描述的方式加激勵。由于兩個模塊分別用數(shù)字電路和模擬電路實現(xiàn)，因此在兩個模塊的連接處要進(jìn)行電平的轉(zhuǎn)換。Virtuoso AMS Simulator中將接口模型劃分為A2D型和D2A型兩類。本設(shè)計是由數(shù)字電路送信號給模擬電路，因此要用到D2A接口模型，該模型主要有4個參數(shù):d2a_tf,d2a_tr,d2a_vh和d2a_vl。其中d2a_tf和d2a_tr分別表示接口模型的輸出從當(dāng)前值上升到d2a_vh所需要的時間和下降到d2a_vl所需要的時間；d2a_vh和d2a_vl分別表示對應(yīng)數(shù)字電路中的邏輯“1”和“0”而轉(zhuǎn)換成的最終電壓值。本設(shè)計的設(shè)置如下: d2a_tf=20ps, d2a_tr=20ps，d2a_vh=1.8V，d2a_vl=1.4V。

　　圖2 16:1復(fù)用器實現(xiàn)框圖

　　2.2 單元電路設(shè)計

　　2.2.1 1*復(fù)用器電路

　　1*復(fù)用器電路由4個4:1復(fù)用器模塊和一個賦值語句模塊構(gòu)成，本電路均采用Verilog語言來描述。4個4:1復(fù)用器的作用是將16路156.25M數(shù)據(jù)TXD_P[15:0]復(fù)用為4路625M數(shù)據(jù)，這里我們用移位寄存器實現(xiàn)4:1復(fù)用器。首先將16位并行數(shù)據(jù)，分為四個4位并行數(shù)據(jù)，然后將4位并行數(shù)據(jù)送入4:1復(fù)用器，數(shù)據(jù)經(jīng)過4位移位寄存器后的輸出如圖3所示。由于后級的模擬電路需要差分輸入，因此本模塊輸出均為互補(bǔ)輸出。