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          基于疊加訓(xùn)練序列光OFDM系統(tǒng)幀同步算法FPGA實現(xiàn)

          作者: 時間:2013-04-17 來源:網(wǎng)絡(luò) 收藏

          經(jīng)過綜合、布局、布線后仿真,得出TSG工程文件的仿真如圖8所示。

          本文引用地址:http://cafeforensic.com/article/153538.htm

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          每個TSG周期的16個時域樣值存儲在FPGA片內(nèi)的ROM中。其中高8位為訓(xùn)練序列樣值的實部,低8位為訓(xùn)練序列樣值的虛部。由圖8可知,當(dāng)ACK信號為高時,Count16開始計數(shù)1 025個時鐘,產(chǎn)生的地址信號控制ROM將存儲的16個時域訓(xùn)練序列采樣值讀取,先重復(fù)m/2(m=8)個周期,形成訓(xùn)練序列的前半部分,再重復(fù)8個周期,形成訓(xùn)練序列的后半部分,最后組合成所需要的疊加訓(xùn)練序列。從輸出部分可以看出,TSG_SY信號與TSG模塊輸出的訓(xùn)練序列實部和虛部樣值保持同步。
          4.2 訓(xùn)練序列疊加方式的FPGA實現(xiàn)
          根據(jù)圖1疊加訓(xùn)練序列IM/DDO-系統(tǒng)模型利用FPGA設(shè)計實現(xiàn)訓(xùn)練序列與光數(shù)據(jù)符號的疊加。在保持發(fā)射功率不變,分別對訓(xùn)練序列和光數(shù)據(jù)符號進(jìn)行了功率分配。訓(xùn)練序列疊加(TSSP)模塊主要端口說明:TSSP_CLK:工作時鐘,頻率為20 MHz;OOFDM_DIN:被疊加的光OFDM符號數(shù)據(jù)幀;TSG_DIN:訓(xùn)練序列實部或者虛部;POWER_CT:疊加功率分配控制,保持發(fā)射機(jī)功率不變;TSSP_ACK:高電平有效,控制OOFDM_DIN和TSG_DIN的輸入;TSSP_DOUT:TSSP模塊輸出信號;TSSP_INDEX:疊加信號輸出的坐標(biāo)序號;TSSP_RDY:TSSP輸出有效,與OOF DM_DIN信號同步。
          經(jīng)過綜合、布局、布線后仿真,得出TSSP工程文件仿真如圖9所示,局部放大結(jié)果見圖10。

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          從圖9,圖10可以看出,未疊加前,信號輸出端TSSP_DOUT輸出的是光OFDM符號數(shù)據(jù),TSSP_RDY信號持續(xù)低電平;信號疊加時,TSSP_RDY信號持續(xù)高電平,信號輸出端TSSP_DOUT輸出的是經(jīng)過功率控制后的疊加信號;疊加操作完成后,TSSP_RDY信號被拉低,信號輸出端TSSP_DO UT輸出的是光OFDM符號數(shù)據(jù)。疊加輸出的信號TSSP_DOUT與輸入的信號OOFDM_DIN和TSG_DIN持續(xù)的周期一致,且保持8個數(shù)據(jù)位長度。在輸出部分,TSSP_INDEX輸出訓(xùn)練序列與O-OFDM符號疊加后的數(shù)據(jù)坐標(biāo)序號。

          4.3 仿真實現(xiàn)及性能分析
          模塊的外部接主要端口說明:INEN同步的輸入數(shù)據(jù)有效信號,與數(shù)據(jù)同步;BITINREC:處理后的接收信號;BITINTSG:本地訓(xùn)練序列;CORRLETAIONSUM:輸出數(shù)據(jù);INDEX:幀同步輸出數(shù)據(jù)的坐標(biāo)序號;OUTEN:幀同步后輸出數(shù)據(jù)有效信號。
          仿真軟件得到仿真結(jié)果如圖11所示。CORRLETAIONSUM為接收信號經(jīng)過處理得到的BITINREC與本地訓(xùn)練序列BITINTSG進(jìn)行互相關(guān)運算的累加和,DOUTEN為幀同步后(即相關(guān)運算累加和值大于預(yù)設(shè)門限值),同步拉高。圖12為幀同步歸一化Matlab仿真圖。從圖11中可以看出,輸出信號CORRLETAIONSUM與圖12中的相關(guān)峰值歸一化結(jié)果基本一致,驗證了幀同步算法在FPGA上實現(xiàn)的可能。判斷依據(jù)是在圖11中有個DOUTEN信號和INDEX信號,其中DOUTEN信號表示的搜索到最大值時刻進(jìn)行同步信號拉高處理,INDEX信號為幀同步相關(guān)后的坐標(biāo)序號輸出值。在DOUTEN信號輸出電平拉高的時候,剛好INDEX信號的值為153,而相同參數(shù)下Matlab仿真的波形輸出最大值的坐標(biāo)也為153,當(dāng)這兩個值相等的時候,可以判斷兩個仿真波形輸出是一致的。

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          5 結(jié)語
          本文設(shè)計的重點和難點是疊加訓(xùn)練序列設(shè)計、FPGA平臺的構(gòu)建,研究了疊加訓(xùn)練序列光OFDM幀同步算法。并詳細(xì)闡述了各模塊的具體FPGA實現(xiàn)方法,提高了同步的精度。最終通過Matlab和Modelsim完成了目標(biāo)算法的工程實現(xiàn)。驗證了幀同步算法在FPGA上實現(xiàn)的可能,將逐步被應(yīng)用于各種工程中。


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