由于大量的分布式RAM是構成數字延遲線的理想硬件資源，因此，通過RAM構建數字信號延遲線不僅可以大量節(jié)約寶貴的LE資源，同時也可以使設計軟件的布線難度大大降低、信號的傳遞延遲減小，并使系統(tǒng)信號處理速率的裕度提高，有利于滿足系統(tǒng)對工作環(huán)境的適應性要求。此外，同樣功耗下，大量采用RAM實現信號處理算法的效率最高。如擴頻通信系統(tǒng)中重要的數字信號處理部件——數字相關器，其主要電路構建就是數字延遲線。實現數字相關處理時，數字延遲線至少能夠存儲4倍擴頻碼長度的數據。以20 Mbps BPSK信號的系統(tǒng)為例，若其同步信號段采用64 bit的擴頻碼，要實現對每個輸入擴頻字符進行相關處理，就必須采用256級數據延遲線輸入對數據碼流進行存儲。如果輸入碼流的位寬為16 bit，則僅實現一條延遲線就至少消耗4 000個LE資源，對于采用正交方式的信號處理算法，實際上需要對I、Q兩路數據流進行

存儲，因而需要8 000 LE，這對于FPGA是一個不小的開銷，而采用RAM資源，則所占全部資源的比例極小。

ALTERA的ARRIA系列FPGA的另一個重要特點是其垂直可移植性非常好，同樣封裝的芯片具有較大范圍的不同容量可互換性，也就是說，在不改變任何硬件電路板的前提下，小規(guī)模芯片可直接替換大規(guī)模芯片。因此，采用該系列芯片在設計的初期可以選用規(guī)模較大的芯片，當完成設計后，可以根據實際的硬件資源消耗情況重新選擇同系列中的小容量FPGA。這種高度靈活性不但保證了信號處理器算法由于資源消耗不確定性所帶來的選型困難，同時可為最大限度地降低功耗提供一條可行的路徑。

在該數字信號處理系統(tǒng)中，數字上變頻器也是數字信號處理的一個關鍵。如果采用單純的D／A來產生100 MHz中頻調制波形，至少要以4倍以上的信號輸出速率來產生相應波形，這給FPGA的信號數據傳輸帶來了較大困難。若采用FPGA高速收／發(fā)器實現上變頻碼流的輸出，系統(tǒng)功耗又會大幅提高，不利于功耗的降低。而如果采用AD9957，則可以通過其正交方式或單音頻方式產生高質量中頻調制波形，而其總功耗比

其他設計方案要低，同時可大大簡化波形產生難度。

除了上述主要的數字處理器部件外，該數字信號處理系統(tǒng)還在保證性能的前提下，大量采用了多種低功耗的數字芯片，包括DSP、RS422／485接口等。同時，許多接口處理時序邏輯均嵌入FPGA內實現，因而精簡了電路，并使獨立芯片的某些不需要的功能得以裁減，從而使電路得到優(yōu)化，也從總體上降低了功耗和電路的規(guī)模。

基于上述小型化、低功耗設計方法途徑構建的高性能、高集成度、低功耗數字中頻通信信號處理系統(tǒng)的原理框圖如圖2所示。經實際測量，該系統(tǒng)存全速工作下的整板功耗為9 W，遠遠小于12．5 W的設計指標。

3 結語

對于數字信號處理系統(tǒng)，最好的設計方案就是在實現基本功能和性能的前提下，將全部的功能部件集成在一個芯片內，包括信號處理算法電路、接口電路、定點／或浮點DSP、微控制器，甚至是高性能的A／D和D／A在內。這樣的數字處理系統(tǒng)稱為SoC、(片上系統(tǒng))，其主要特點是集成度高、功耗低、資源最優(yōu)、處理速度快、信號延遲小。具有上述優(yōu)點的SoC是實現小型化、超低功耗數字信號處理系統(tǒng)的重要技術于段，也是實現信號處理領域的前瞻性發(fā)展趨勢。

受半導體工藝水平的限制，目前尚無法將諸多數字處理功能集成在單一的芯片內，尤其是高速A／D采樣器這種同時具有數字和模擬兩種電路特性的功能部件以非獨立部件植入可編程邏輯器件內時，其技術難度仍然較大，因此，要實現真正意義上的片上系統(tǒng)，還有許多技術難關需要攻破。盡管如此，業(yè)界已經在SoC的技術道路上向前突進了一大步，ALERA公司推出的內嵌ARM處理器和浮點協(xié)處理器的28 nm工藝FPGA即將推出，若通過該系列FPGA構建通信信號處理系統(tǒng)，可以使原先必須的DSP+FPGA的基本電路構架，簡化成單一的FPGA電路構架，從而較大程度上降低了功耗和電路面積，使信號處理器小型化向前邁進一大步。