RS通信編碼器的優(yōu)化設計及FPGA實現(xiàn)
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3 RS編碼器的設計
在GF(2m)域上的加法運算實際上就是每位作異或運算，由異或門組合而成即可。
由于優(yōu)化了生成多項式g(x)，這里只需要在ROM中存入
的乘法表即可。本文引用地址：http://cafeforensic.com/article/156990.htm
由加法模塊和乘法模塊組成的一級模二運算電路如圖1所示。
3 RS編碼器的設計
在GF(2m)域上的加法運算實際上就是每位作異或運算，由異或門組合而成即可。
由于優(yōu)化了生成多項式g(x)，這里只需要在ROM中存入
的乘法表即可。本文引用地址：http://cafeforensic.com/article/156990.htm
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