基于MAXl01A的1GHz數(shù)字射頻存儲器的設(shè)計與實現(xiàn)
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(3)時鐘CLK和DCLK
MAXl01A的所有輸入時鐘和輸出時鐘都是差動的。輸入時鐘CLK和DCLK是MAXl01A的基本定時信號。CLK和DCLK通過內(nèi)部一個50 Ω電阻傳輸線鎖到內(nèi)部電路。只有一對CLK和DCLK輸入端被驅(qū)動，而其他對耦端子通過該50 Ω傳輸線接到-2 V。對簡單電路連接而言，任一對輸入端子都可以用作被驅(qū)動的端子。DCLK和／DCLK是由輸入時鐘產(chǎn)生的輸出時鐘，用于數(shù)據(jù)分組A和B的內(nèi)部輸出定時(A組數(shù)據(jù)在DCLK的上升沿后有效。B組數(shù)據(jù)在下降沿后有效)。在正常模式下，它們是輸入時鐘速度的一半的時鐘信號。MAXl01A可以工作在輸入時鐘高達500 MHz的頻率上。
(4)輸出模式控制(DIVl0)
當(dāng)MAXl01A的DIVl0腳接地時，它工作于檢測模式。這時輸入時鐘被10分頻，從而將輸出數(shù)據(jù)和時鐘頻率降至1／5，但仍保證輸出時鐘的占空比為50％，而接輸出定相的時鐘保持不變，這樣每5個輸入采樣值中就有4個被丟掉。反之，當(dāng)DIVlO腳懸空時，它被內(nèi)部電阻拉低，MAX-lolA工作于正常模式。
(5)布線、接地和電源
正常工作時，MAxl01A需要一個+5×(1±0．01) V的正電源和一個-5．2×(1±0．01)V的負電源。用高質(zhì)量的0．1μF和0．01μF的陶瓷電容，將VTT和Vcc電源旁路，并且在盡可能靠近引腳的地方接地。需將所有接地引腳接到地平面，可優(yōu)化抗噪聲性能并提高器件的應(yīng)用精度。本文引用地址：http://cafeforensic.com/article/157330.htm
3 數(shù)據(jù)緩存模塊設(shè)計
數(shù)據(jù)緩存器使用Ahera公司的FLEXlOKE系列CPLD。該設(shè)計利用FLEXlOKE器件實現(xiàn)高速FIFO，由于作為數(shù)據(jù)緩存的FIF0的輸入輸出時鐘頻率不能相同，所以必須使用雙時鐘FIFO。且該類器件用低電壓供電，大大降低了系統(tǒng)功耗，提高了系統(tǒng)的靈活性和可靠性。
本文所介紹的系統(tǒng)使用VHDL硬件描述語言來對FLEXlOKE進行編程，編程環(huán)境為MAX+PLUSⅡV9．6扳本。
VHDL編程采用模塊式設(shè)計。首先建立4個模塊，即FIF0、MUX、counterl、counter2。其中的FIFO既可以調(diào)用lpm-FIF0(dualClock)來修改其中的一些關(guān)鍵參數(shù)以符合要求，也可以手工編寫程序實現(xiàn)，這里采用調(diào)用宏模塊的方式。值得注意的是，F(xiàn)IFO的輸入輸出時鐘頻率不同，因此必須采用雙時鐘FIF0。MUX、counterl、counter2是配合FIF0使用的多路復(fù)用器和分頻器(計數(shù)器)，均應(yīng)手工編寫其源程序。幾個子模塊完成以后，要新建一個總的系統(tǒng)模塊(system)來調(diào)用子模塊，以在system模塊中完成系統(tǒng)端口的定義以及各個子模塊之間的邏輯關(guān)系描述。這種設(shè)計有利于邏輯設(shè)計的集成化，從而為后續(xù)的改進提供方便。圖2為編譯通過后的系統(tǒng)仿真波形圖。
4 結(jié)束語
本文以DRFM設(shè)計為核心，著重介紹了DRFM的數(shù)據(jù)采集前端的設(shè)計思路和方法。在超高速數(shù)據(jù)采集領(lǐng)域，數(shù)百兆乃至1 GHz的采樣速度非但在國內(nèi)，即就在國外也是電路設(shè)計的難點。使用基于SRAM的CPLD可以有效避開使用高速FIFO作為緩存器帶來的高功耗、高開銷的影響。數(shù)據(jù)緩存可以在一個片子內(nèi)實現(xiàn)，降低了硬件的復(fù)雜度，減小了系統(tǒng)的功耗。更加值得關(guān)注的是，這類CPLD具有icr，即在電路可重配置，可以通過對其編程的方法其修改電路功能，這樣就為后續(xù)的系統(tǒng)改進打下了良好的基礎(chǔ)。
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