本課題所設(shè)計的電子產(chǎn)品面板控制芯片能夠自動完成刷新，是一種帶鍵盤掃描接口的LED驅(qū)動控制專用電路。內(nèi)部集成有MCU輸入輸出控制數(shù)字接口、數(shù)據(jù)鎖存器、LED驅(qū)動、鍵盤掃描、輝度調(diào)節(jié)等電路，因此它可以減少編程量以及CPU使用率。自帶的灰度調(diào)節(jié)提高動態(tài)LED數(shù)碼管的顯示效果。主要應用于各種音視頻終端產(chǎn)品，具有廣泛的應用前景。因此根據(jù)實際需要，研究自主的、具有價格競爭優(yōu)勢、可靠性高、性能好同時擁有自主知識產(chǎn)權(quán)的電子產(chǎn)品面板控制芯片具有實際意義。

1 版圖設(shè)計流程
電子產(chǎn)品面板控制芯片采用華虹NEC0．35μmCZ6H 1P3AL工藝進行設(shè)計，設(shè)計的目標在滿足功能的前提下，盡量減少芯片面積降低成本。在前端綜合生成網(wǎng)表之后，接下來的任務(wù)就是把網(wǎng)表轉(zhuǎn)變成版圖。本項目的設(shè)計要求：工作頻率12 MHz，芯片尺寸(包括Pad)要盡可能小、功耗不超過3 mW，根據(jù)項目要求選擇ASIC設(shè)計常用的后端布局布線工具SOC Encounter進行版圖設(shè)計。由于該芯片驅(qū)動數(shù)字電視機頂盒中的LED需要80 mA灌電流，而CZ6H工藝中提供的標準IO PAD達不到要求，需要自行設(shè)計。另外要求芯片的工作時鐘由內(nèi)部產(chǎn)生，因此需要自行設(shè)計50 MHz的振蕩器，經(jīng)過4分頻作為工作頻率。將這兩個自行設(shè)計模塊采用Cadence公司Abstract Generator工具轉(zhuǎn)變成硬宏單元后開始進行版圖設(shè)計?；赟oC Encounter的電子產(chǎn)品面板控制芯片設(shè)計流程，如圖1所示。

2 版圖設(shè)計
根據(jù)版圖設(shè)計流程對電子產(chǎn)品面板控制芯片進行版圖設(shè)計，并針對設(shè)計中出現(xiàn)的問題提出具體解決辦法。
2．1 設(shè)計輸入
設(shè)計輸入是版圖設(shè)計前的準備工作，需要輸入下列4種文件：由前端綜合生成的網(wǎng)表文件、時序約束文件、硬宏單元相關(guān)文件和由芯片制造廠家提供華虹NEC 0．35 μm CZ6H 1P3AL工藝庫相關(guān)文件。
工藝庫中含有工藝數(shù)據(jù)、自動布局布線用的庫單元物理信息及其時序信息(定義了標準單元和輸入輸出單元的時延信息用于靜態(tài)時序分析)等。標準單元工藝庫由華虹NEC提供，但對于所提供的CZ6H_IO_3AL．lef文件，電源VDD PAD(HQIV5A1B)和GNDPAD(QIC0A00)無法與Core中的電源網(wǎng)絡(luò)相連，因此需要修改lef文件：在HQIV5A1B中PIN VDD的定義中加入一行Class Core，在QIG0A00中PIN GND的定義中也加入一行Class Core即可實現(xiàn)連接。
另外利用版圖設(shè)計工具Virtuoso Layout Editor畫的振蕩器和大驅(qū)動電流IO PAD版圖，需要采用Abstract Generator工具將版圖轉(zhuǎn)變成SoC Encounter所需的LEF文件和時序信息文件。但對于振蕩器會出現(xiàn)電源／地無法與Core中的電源網(wǎng)絡(luò)相連，因此需要手動修改lef文件：在PIN VDD的定義中加入一行Use Power，在PIN GND的定義中加入一行Use Ground即可實現(xiàn)連接。
由DC綜合工具生成網(wǎng)表用的SoC Encounter工具進行版圖設(shè)計時，需在該網(wǎng)表中加入電源／地PAD單元和為不同側(cè)PAD電源環(huán)提供電源網(wǎng)絡(luò)連接的PADComer單元等。另外，在DC綜合后將導出1個時間約束文件，該文件用于SoC Encounter 工具約束布局布線階段的時序信息。
2．2 平面規(guī)劃
平面規(guī)劃是對電子產(chǎn)品面板控制芯片的結(jié)構(gòu)做出整體規(guī)劃，包括定義Core面積、設(shè)置Row結(jié)構(gòu)、擺放端口Pad位置、在Core中放置振蕩器和設(shè)計電源網(wǎng)絡(luò)等。
本設(shè)計為PAD限制，而且對芯片封裝時引腳的排列順序是固定，另外自行設(shè)計具有80 mA灌電流的I／O PAD和標準I／O PAD寬度不同，因此要對PAD的擺放進行認真研究，以達到芯片的面積最小。本設(shè)計采用編寫I／O分配文件，提供偏移量(Offset)直接指定所有I／O PAD的精確位置，實現(xiàn)PAD間以及Comers與鄰近PAD間都是緊密相連，中間不插入任何PAD Filler單元，從而達到芯片面積最小。
在以往的電源網(wǎng)絡(luò)設(shè)計中，由于沒有合適的方法，通常是根據(jù)經(jīng)驗進行，而且對電源網(wǎng)絡(luò)的分析和驗證，通常放在版圖設(shè)計完成之后，這樣帶來的問題是假如電源網(wǎng)絡(luò)設(shè)計不能滿足要求，就會導致版圖設(shè)計的不斷反復，延長芯片的設(shè)計周期，推遲芯片上市時間。因此，本芯片電源網(wǎng)絡(luò)設(shè)計采用剛開始時在不考慮電路的時序收斂等條件下快速的完成版圖設(shè)計流程，進行功耗分析得到芯片Core功耗為2．873 4 mW，然后根據(jù)芯片Core功耗來設(shè)計電源網(wǎng)絡(luò)。由于本設(shè)計為PAD限制，經(jīng)計算并留出較大的余量將電源環(huán)的寬度設(shè)為15 μm，中間放置一條寬度為10 μm水平電源條。
將振蕩器移到Core內(nèi)部將其位置固定并給它加電源環(huán)后，在進行電源網(wǎng)絡(luò)連接時會出現(xiàn)如圖2所示打上“×”的錯誤標記，對這種問題的解決辦法是執(zhí)行addHaloToBlock命令，用Ruler去測量振蕩器到4邊的外圍的距離進行設(shè)置即可解決該問題。