X光安檢機控制信號時鐘提取的設(shè)計與實現(xiàn)
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在安檢機系統(tǒng)中，安檢機的主設(shè)備與控制臺的雙向通信具有非對稱性，由主設(shè)備X射線端采樣得到的大量數(shù)據(jù)通過高速通道傳送至PC控制臺進行處理。然而由控制臺傳送給安檢機的控制信號，因數(shù)據(jù)量較小，僅需低速通道進行傳輸即可，并且在安檢主設(shè)備端對于高速數(shù)據(jù)的處理是基于FPGA平臺實現(xiàn)的，若同時采用單片F(xiàn)PGA對接收控制信號進行處理，一方面可減少硬件電路的設(shè)計負擔(dān)，另一方面也降低了設(shè)備成本。但與此同時，若該系統(tǒng)采用傳統(tǒng)串行通信方式，則在處理高速數(shù)據(jù)的FPGA電路單元中引入低速時鐘線，不僅容易受到電路板上高頻信號的影響，而且由于控制臺距離CT機距離較長，不利于時鐘信號的傳輸。因此，對于安檢機控制信號的傳輸一般采用單路串行低速通信方式。對于這種傳輸方式，在FPGA上采用一種高效的數(shù)字時鐘提取技術(shù)就十分必要。
1 數(shù)字時鐘提取環(huán)路基本原理
數(shù)字鎖相環(huán)能讓本地產(chǎn)生的時鐘信號自動跟蹤輸入信號相位，從而實現(xiàn)一個閉環(huán)自動控制系統(tǒng)。數(shù)字鎖相環(huán)的基本結(jié)構(gòu)是由數(shù)字鑒相器(DPD)、數(shù)字環(huán)路濾波器(DLF)、數(shù)字可控振蕩器(DCO)和本地時鐘源(LC)組成的一個反饋環(huán)路，其具體原理框圖如圖1所示。
基于數(shù)字鎖相環(huán)的數(shù)據(jù)時鐘提取系統(tǒng)工作原理如下：本地產(chǎn)生一個高頻率的時鐘，數(shù)字鑒相器通過輸入信號與估算時鐘進行鑒相比較，輸出鑒相信息。之后由數(shù)字環(huán)路濾波器根據(jù)鑒相信息對相位誤差進行平滑運算，輸出數(shù)控振蕩器控制信號，通過對本地估算時鐘的相位調(diào)整，最終跟蹤到輸入數(shù)據(jù)的位同步時鐘。
2 各模塊功能及實現(xiàn)原理
2．1 數(shù)字鑒相器
數(shù)字鑒相器用于獲取輸入信號與本地估算時鐘的相位比較信息，常用異或門實現(xiàn)。在數(shù)字鑒相器中，首先將輸入信號的正向過零脈沖與本地估算信號的正向過零脈沖進行比較，從中得到一個表明相位提前或延后誤差的脈沖輸出，其寬度反映超前(滯后)相位的多少。當(dāng)本地估算信號超前于輸入信號時，其輸出為超前脈沖，反之，則為滯后脈沖。綜合考慮到安檢系統(tǒng)中的控制信號屬于數(shù)字信號，并且由于FPGA的資源主要用于完成采集數(shù)據(jù)的處理，應(yīng)盡量減少對FPGA資源的使用。本文的方案采用了超前／滯后數(shù)字鑒相器。
超前／滯后數(shù)字鑒相器硬件實現(xiàn)有兩種方式，分為積分型結(jié)構(gòu)與微分型結(jié)構(gòu)。積分型結(jié)構(gòu)的硬件實現(xiàn)比較復(fù)雜，但具有良好的抗干擾性能；微分型結(jié)構(gòu)則具有相反特性。為了優(yōu)化系統(tǒng)性能，選擇使用微分型結(jié)構(gòu)。盡管微分型結(jié)構(gòu)的抗干擾能力較弱，但是結(jié)合安檢機系統(tǒng)的實際環(huán)境，該結(jié)構(gòu)可以滿足系統(tǒng)需要。圖2為微分型超前／滯后數(shù)字鑒相器的結(jié)構(gòu)原理圖，圖3為其時序圖。
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