引 言
針對目前無紙記錄儀的發(fā)展趨勢，本課題要攻克以下幾個主要難點：(1)萬能輸入技術，(2)USB 通信接口技術，(3)液晶顯示技術，(4)系統(tǒng)可靠性設計技術。
1 系統(tǒng)硬件的方案設計
1.1 硬件系統(tǒng)設計的要求
硬件是無紙記錄儀測控系統(tǒng)實現(xiàn)實時控制的物質(zhì)基礎，它在系統(tǒng)軟件的協(xié)調(diào)下運行，實現(xiàn)對現(xiàn)場生產(chǎn)過程或被控對象參數(shù)的檢測、存儲，間接完成對生產(chǎn)過程或被控對象的控制任務。要完成這些任務依靠單獨的一塊單片機是不可能實現(xiàn)其復雜的任務，必須要有足夠的測控接口，這些測控接口及配置的測、控功能電路是與測控要求及測控對象密切相關的，在一定程度上測控接口功能電路的配置決定了應用系統(tǒng)的技術性能。根據(jù)無紙記錄儀系統(tǒng)的特點來增加配置電路是課題的一個重點。為了完成復雜的功能體系本系統(tǒng)必須增加外設包括：外部設備、傳感器、和變送器、功率放大和執(zhí)行機構、模擬量輸入通道、開關量輸入和輸出通道、接口電路和以及保證系統(tǒng)運行的電源。在系統(tǒng)中需要設計以微處理器為中心的主控制板，上面應該具備實現(xiàn)程序固化，數(shù)據(jù)存儲、顯示輸入和輸出、外圍通訊的接口。[2]外圍通道切換控制板負責控制9 個通道信號的分時、限時輸入，信號處理板――完成信號的放大、縮小和將所有的信號輸入電壓控制在A/D 要求輸入的量程范圍內(nèi)；開關電源是負責向系統(tǒng)提供穩(wěn)定的、低干擾的、數(shù)字和模擬隔離的供電系統(tǒng)；數(shù)據(jù)輸出板的作用是將數(shù)據(jù)傳輸?shù)揭壕э@示器上顯示成所要求的圖像。
1.2 主控制板的設計
主控制板是整個系統(tǒng)的靈魂，所有的控制信號的輸入和輸出都是通過它接收、處理和發(fā)送的。[3]主控制板的設計是圍繞80C196KC 展開，根據(jù)設計任務需要主控制板要完成對Ａ／Ｄ的采集數(shù)據(jù)的讀出，數(shù)據(jù)存儲，數(shù)據(jù)運算，當前時間的跟蹤記錄；對信號放大處理板的控制，按需要發(fā)出切換現(xiàn)場模擬信號的信息保證模擬信號的限時進入處理放大板；同時還要控制掃描板，負責將9 個通道的信號依次放入信號處理放大板；還要具有對通訊模塊的接口功能，同時還要有顯示器接口和存儲卡接口等；為此必須對80C196KC 進行外圍擴展，使其具有更多的Ｉ／Ｏ口和更大的存儲空間等。
2 系統(tǒng)主要硬件電路設計
2.1 外圍模數(shù)轉(zhuǎn)換接口設計
2.1.1 萬能信號輸入對系統(tǒng)的要求
本無紙記錄儀系統(tǒng)需要采集處理的信號種類很多可以達到35 種，系統(tǒng)要求在每一個通道都能輸入任意一種信號，同時系統(tǒng)也只有一個共用的放大處理板。所以要求信號通過固態(tài)繼電器的切換輪流限時進入、退出通道，每個通道的信號在放大處理板上所占用的時間越短越好，這也要求在處理板上不能有大的電荷元件。在AR 系列無紙記錄儀中，系統(tǒng)將大部分的濾波轉(zhuǎn)換為程序濾波交A/D 采集芯片處理，這就要求在選擇A/D 芯片必須有良好抗干擾性能。
2.1.2 設計中積分型Ａ／Ｄ的選擇
積分型的A/D 芯片能滿足克服工業(yè)現(xiàn)場干擾信號，于是課題選擇了ICL7109 這款雙積分A/D。A/D 芯片外圍設計如下圖1：

如圖1 所示，ICL7109 內(nèi)部有一個14 位(12 位數(shù)據(jù)和一位極性、一位溢出)的鎖存器和一個14 位的三態(tài)輸出寄存器，同時可以很方便地與各種微處理器直接連接，而無需外部加額外的鎖存器。本系統(tǒng)采用直接接口方式，ICL7109 的MODE 端接地，使7109 工作于直接輸出方式。振蕩器選擇端(即OS 端，24 腳)接地，則7109 的時鐘振蕩器以晶體振蕩器工作，內(nèi)部時鐘等于58 分頻后的振蕩器頻率，ICL7109 時鐘頻率選擇必須遵循兩個原則：一種是要求一定的轉(zhuǎn)換時間，在無紙記錄儀希望AD 的轉(zhuǎn)換時間越快越好，當然必須在7109 所允許的頻率范圍內(nèi)，另外一個原則是抑制干擾要求，根據(jù)系統(tǒng)中主要干擾源的頻率來選擇ICL7109 的時鐘頻率，為了抑制這種干擾信號要求積分階段的持續(xù)時間為干擾信號周期的整數(shù)倍。設干擾信號頻率為Ff，周期為TF，積分持續(xù)時間為2048TCK=2048/FCK 為抑制Ff 的干擾，
應取
F_ck=2048F_f/K
其中K=1,2,3,4……。K 值取得越大，相應的抗干擾效果就越好，但是要求的轉(zhuǎn)換周期就加長。在本設計中由于要完成抗50HZ 的干擾因素，并且在1 分鐘內(nèi)要完成10 次AD 轉(zhuǎn)換結果，取K=1。則可以計算出要求的晶振值。
F_CK=2048×50/1 =102400HZ
由于在IC7109 中有：
F_CK=F_OSC/58
其中FOSC 就是晶振的頻率。計算就可以得到需要的晶振的頻率為5.9392MHZ。
積分時間=2048×時間周期=20ms，與50Hz 電源周期相同。積分時間為電源周期的整數(shù)倍，可抑制50Hz 的串模干擾。