根據(jù)圖6所示梯度誤差與對稱誤差的對比，在單位電流源矩陣中采用層次式對稱開關序列的布局，很好地減少了誤差。
3．2 減少毛刺的電路
在基本的電流源單元，輸出信號將是比較穩(wěn)定的。在這個設計中電流源由開關電路輸出信號控制，但輸出信號不是足夠的準確。因此，為了補償這個缺點，同時改進電路的SNR，需要使用減少毛刺電路，如圖7所示。

5 實驗結果
該文設計的DAC基于O．25 μm CMOS技術，8位高速DAC適用于高清晰視頻使用，并且使用TG晶體管和電路級數(shù)的數(shù)量可以明顯減少，同時使用TG結構也可使電路延遲時間有效地減少，且毛刺也被大大減少。結果顯示：這個設計可以達到1．5 GHz采樣率和21 mW低功耗。

具體參數(shù)指標如表2所示。

6 結 語
本文提出基于新型傳輸門(TG)結構組成的電流源單元矩陣、譯碼邏輯電路和一種適用于高清晰視頻使用的高速8位CMOS電流舵數(shù)／模轉換器(CS- DAC)。應用電流源單元矩陣結構和傳輸門結構的譯碼電路能有效減少毛刺等干擾信號；采用TG結構設計的電路，可使晶體管數(shù)量和電路的延時顯著減少；基于 0．25μmCMOS技術的DAC電路設計，功耗僅為21 mW，采樣率達到1．5 GHz。仿真結果表明，電路的積分線性誤差(INL)范圍為-2～+2 LSB，微分線性誤差(DNL)為-1～+4 LSB。