在方式1中，有兩種時(shí)鐘提供方式，其一由CLKR提供時(shí)鐘。

但這種連接方式能提供的時(shí)鐘最大為3.2MHz，另外可由外部電路提供時(shí)鐘，最高可達(dá)系統(tǒng)的最大時(shí)鐘5.5MHz，實(shí)現(xiàn)高速連接，根據(jù)設(shè)計(jì)要求，在實(shí)際使用時(shí)選擇第二種連接方式。具體電路設(shè)計(jì)如 5所示。

CLKIN（14）外接一有源振蕩器，提供5MHz的時(shí)鐘；

MODE（16）接+5v電源，/CS接地：選擇工作模式；

/CONVST（13）接TMS320VC5402的XF引腳，由DSP的通過XF控制數(shù)據(jù)轉(zhuǎn)換；

SCLK（12），F(xiàn)STRT（10），SDATA（11）分別和DSP的BLCKR0，BFSR0，BDR0連接’接收傳送時(shí)鐘，幀同步信號(hào)，數(shù)據(jù)。

CLKIN是MAX121的輸入時(shí)鐘，而SCLK使數(shù)據(jù)移位進(jìn)入處MAX121，CLKIN由外部時(shí)鐘振蕩器驅(qū)動(dòng)（5MHz）。TMS320VC5402的XF引腳（通用I/O口）驅(qū)動(dòng)MAX121輸入端為低，啟動(dòng)一次轉(zhuǎn)換。TMS320VC5402的BCLKR0(接收時(shí)鐘)端配置為輸入，并由MAX121的SCLK輸出端驅(qū)動(dòng)。MAX121的SDATA輸出端數(shù)據(jù)在時(shí)鐘的上升沿改變狀態(tài)，而在時(shí)鐘下降沿，數(shù)據(jù)被鎖存到TMS320VC5402的DR輸入端。這樣可提供1/2個(gè)時(shí)鐘周期，以滿DR輸入端所需要的數(shù)據(jù)建立和保持時(shí)間。MAX121 SCLK和SDATA之間的最大時(shí)滯在+25時(shí)為65ns，所以1/2個(gè)時(shí)鐘周期足以滿足要求的建立和保持時(shí)間.

MAX121的FSTRT輸出驅(qū)動(dòng)TMS320VC5402的BFSR0輸入，以對(duì)數(shù)據(jù)分幀。FSTRT輸出的下降沿指示MSB已準(zhǔn)備好,可被鎖存。在下一個(gè)時(shí)鐘下降沿，MSB被鎖存在TMS320VC5402。使用這種接口，配置TMS320VC5402可接收16位，于是14位數(shù)據(jù)被時(shí)鐘同步移入DSP，同時(shí)跟隨兩位尾隨的0。

結(jié)論

該設(shè)計(jì)部論的硬件部分和軟件部分都已經(jīng)得到實(shí)驗(yàn)驗(yàn)證，并將其應(yīng)用到研發(fā)之中，與同類A/D比較，與DSP等有簡(jiǎn)易的接口，應(yīng)用方便，而且有著較高的分辨率，實(shí)用性很強(qiáng)。