FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）由于其具有使用靈活、執(zhí)行速度快、開(kāi)發(fā)工具豐富的特點(diǎn)而越來(lái)越多地出現(xiàn)在現(xiàn)場(chǎng)電路設(shè)計(jì)中。本文用FPGA作為接口芯片，提供控制信號(hào)和定時(shí)信號(hào)，來(lái)實(shí)現(xiàn)DSP到SDRAM的數(shù)據(jù)存取。

1 SDRAM介紹

本文采用的SDRAM為T(mén)MS626812A，圖1為其功能框圖。它內(nèi)部分為兩條，每條1M字節(jié)，數(shù)據(jù)寬度為8位，故存儲(chǔ)總?cè)萘繛?M字節(jié)。

所有輸入和輸出操作都是在時(shí)鐘CLK上升沿的作用下進(jìn)行的，刷新時(shí)鐘交替刷新內(nèi)部的兩條RAM。TMS626812A主要有六條控制命令，它們是：條激尖/行地址入口、列地址入口/寫(xiě)操作、列地址入口/讀操作、條無(wú)效、自動(dòng)刷新、自動(dòng)刷新。SDRAM與TMS320C54x接口中用到的命令主要有：MRS、DEAC、ACTV、WRT-P、READ-P和REFR。這里，設(shè)計(jì)目的就是產(chǎn)生控制信號(hào)來(lái)滿足這些命令的時(shí)序要求。關(guān)于TMS626812A的具體說(shuō)明可以查看其數(shù)據(jù)手冊(cè)。

2 SDRAM與TMS320C54x之間的通用接口

圖2是DSP與SDRAM的通用接口框圖，圖中DSP I/F代表TMS320C54x端接口單元，SDRAM CNTL代表SDRAM端接口控制單元。SDRAM被設(shè)置成一次性讀寫(xiě)128個(gè)字節(jié)，而DSP一次只讀寫(xiě)一個(gè)字節(jié)，因而建立了兩個(gè)緩沖區(qū)B0、B1來(lái)緩存和中轉(zhuǎn)數(shù)據(jù)。B0、B1大小都為128字節(jié)，而且映射到DSP中的同一地址空間。

盡管B0、B1對(duì)應(yīng)于同一地址空間，但對(duì)兩個(gè)緩沖區(qū)不能在同一時(shí)刻進(jìn)行合法訪問(wèn)。實(shí)際上，當(dāng)B0被DSP訪問(wèn)時(shí)，B1就被SDRAM訪問(wèn)，反之也成立。若DSP向B1寫(xiě)數(shù)據(jù)，SDRAM就從B0讀數(shù)據(jù)；而當(dāng)SDRAM的數(shù)據(jù)寫(xiě)到B0中時(shí)，DSP就從B1讀數(shù)據(jù)。兩者同時(shí)從同一緩沖區(qū)讀或?qū)懚紝⒓ぐl(fā)錯(cuò)誤。上邊所述的數(shù)據(jù)轉(zhuǎn)移方式有兩種好處：一是加速了TMS320C54x的訪問(wèn)速度，二是解決了二者之間的時(shí)鐘不同步問(wèn)題。

3 FPGA中的硬件設(shè)計(jì)

TMS320C54x為外部存儲(chǔ)器的擴(kuò)展提供了下列信號(hào):CLK、CS、AO～A15、D0～D15、RW、MATRB、ISTRB、IS，而SDRAM接收下列信號(hào)：CLK、CKE、CS、CQM、W、RAS、CAS、A0～A11。由于兩端控制信號(hào)不同，需要在DSP與SDRAM之間加上控制邏輯，以便將從DSP過(guò)來(lái)的信號(hào)解釋成SDRAM能夠接收的信號(hào)，圖3是用FPGA設(shè)計(jì)的頂層硬件接口圖。

圖中主要由三個(gè)模塊：DSP-IQ、DMA-BUF和SD-CMD。其中DSP-IO是DSP端的接口，用來(lái)解碼TMS320C54x發(fā)送的SDRAM地址和命令。DMA-BUF代表緩沖區(qū)BO、B1。SＤ_CMD模塊用來(lái)產(chǎn)生SDRAM訪問(wèn)所需的各種信號(hào)。

DSP_IO模塊又包括IO_DMA、DSP_BUF和DSP_READ。IO_DMA產(chǎn)生SDRAM的命令信號(hào)，即圖3中的DSP_RDY、DSP_SD_RW、DSP_SD_BANK_SW、DSP_SD_ADDR[20..0]、DSP_SD_ADDR_RESET、DSP_SD_START。DSP_BUF產(chǎn)生訪問(wèn)B0、B1的地址、數(shù)據(jù)和控制信號(hào)，圖3中指DSP_SD_BUFCLKI、DSP_SD_BUFCLKO、DSP_SD_BUFWE、DSP_SD_BUFADDR[6..0]、DSP_SD_BUFIN[7..0]。DSP-READ子模塊用來(lái)控制DSP的讀寫(xiě)方向。