摘要：為了縮短卷積編碼器設(shè)計(jì)周期，使硬件設(shè)計(jì)更具靈活性，在介紹卷積編碼器原理的基礎(chǔ)上，論述了一種基于可編程邏輯器件，采用模塊化設(shè)計(jì)方法，利用VHDL硬件描述語(yǔ)言實(shí)現(xiàn)CDMA2000系統(tǒng)前向鏈路卷積編碼器的方法，給出了在QuartusⅡ軟件下的仿真結(jié)果，并在FPGA器件上驗(yàn)證實(shí)現(xiàn)。仿真和實(shí)驗(yàn)都證明了這種方法的可行性和正確性。
關(guān)鍵詞：FPGA；VHDL；CDMA 2000；卷積編碼器；前向差錯(cuò)控制

0 引言
在通信系統(tǒng)中，由于數(shù)字信號(hào)在傳輸過程中受到各種干擾的影響，使信號(hào)碼元波形變壞，故傳輸?shù)浇邮斩撕罂赡馨l(fā)生錯(cuò)誤判決，為解決這一問題，通常在設(shè)計(jì)數(shù)字通信系統(tǒng)時(shí)，首先應(yīng)從合理地選擇調(diào)制制度、解調(diào)方法以及發(fā)送功率等方面考慮，若采取以上措施仍難滿足要求，就要考慮差錯(cuò)控制措施。在CDMA 2000系統(tǒng)的前向鏈路和反向鏈路中就采用了卷積編碼來實(shí)現(xiàn)前向差錯(cuò)控制(FEC)。
FPGA是可編程邏輯器件，它的主要優(yōu)點(diǎn)在于可以借助EDA工具通過軟件編程對(duì)器件的硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，這就使得硬件設(shè)計(jì)具有軟件設(shè)計(jì)的靈活性和便捷性。本設(shè)計(jì)采用VHDL語(yǔ)言并選用可編程邏輯器件在QuartusⅡ下來實(shí)現(xiàn)CDMA 2000系統(tǒng)中的前向鏈路卷積編碼器。

1 卷積編碼器原理
卷積碼是由P．Elias在1954年首先提出來的，它是一種非分組碼，通常它更適用于前向糾錯(cuò)，因?yàn)槠湫阅軐?duì)于許多實(shí)際情況常優(yōu)于分組碼，而且設(shè)備簡(jiǎn)單。自從A．J．Viterbi于1967年發(fā)現(xiàn)了一種有效的譯碼算法，并由J．Omura于1969年證明這是一種ML譯碼算法后，使用Vit-erbi譯碼算法的卷積碼就成為現(xiàn)代通信系統(tǒng)中必不可少的編碼方案。CDMA 2000系統(tǒng)亦采用此種編碼方案。
1．1 卷積編碼器原理
與分組碼編碼器不同，卷積碼編碼器是有記憶的，即：編碼器在任何一段時(shí)間內(nèi)產(chǎn)生的n個(gè)碼元，不僅取決于這段時(shí)間中的k個(gè)信息位，而且還取決于前N-1段規(guī)定時(shí)間內(nèi)的信息位；即編碼器產(chǎn)生的n個(gè)碼元跟正在移入的每一個(gè)k位的信息比特有關(guān)。為了便于說明問題，在這里規(guī)定：編碼率r=k／n。其中，k表示一次移入編碼器的信息位數(shù)；n表示對(duì)應(yīng)于移入k位信息編碼器輸出符號(hào)數(shù)。此外，用K表示約束長(zhǎng)度，它等于編碼器中移位寄存器的級(jí)數(shù)；實(shí)際上，第一個(gè)移位寄存器是多余的。
描述卷積編碼過程的方法很多，如：多項(xiàng)式法、矩陣法、樹狀圖和網(wǎng)格圖等。這里采用與卷積編碼器結(jié)構(gòu)密切相關(guān)的多項(xiàng)式法來說明卷積碼的編碼原理。已知一個(gè)編碼率r=1／2，約束長(zhǎng)度K=3的卷積編碼器，其卷積碼的生成多項(xiàng)式矩陣為：

式中：D為延遲算子，生成多項(xiàng)式的第一項(xiàng)為1+D2，表示編碼器輸出的第一個(gè)碼元c1等于輸入碼元b1與前輸入碼元b3的模2和；其第二項(xiàng)為D+D2，表示輸出的第二個(gè)碼元c2為前兩個(gè)輸入碼元b2和b3的模2和。
根據(jù)卷積碼的生成多項(xiàng)式矩陣可直接得到編碼器的結(jié)構(gòu)圖，如圖1所示。圖中s1，s2為移位寄存器；m1，m2為模2和加法器；其中b1代表當(dāng)前輸入的信息位；移位寄存器狀態(tài)b2，b3存儲(chǔ)以前的信息位；c1，c2代表編碼后的輸出碼元。