設(shè)計中采用的是臺積電提供的0.18μm數(shù)字標(biāo)準(zhǔn)單元，標(biāo)準(zhǔn)工作電壓為0.9 V～1.1 V.而EEPROM工作電壓為0.9 V～1.2 V@讀數(shù)據(jù)/1.8 V@寫數(shù)據(jù)，所以進(jìn)行寫操作時需要用到電平轉(zhuǎn)換將1.0 V轉(zhuǎn)換到1.8 V的電壓，以便進(jìn)行數(shù)據(jù)的交互。

2.3門控時鐘的設(shè)計

為了降低芯片的功耗，設(shè)計中使用了門控時鐘：用使能信號控制寄存器的時鐘端，當(dāng)使能信號有效時時鐘翻轉(zhuǎn)，否則時鐘保持在固定電平。因此時鐘使能可以將電路中的部分電路處于空閑狀態(tài)，阻止寄存器內(nèi)部翻轉(zhuǎn)和寄存器之間組合邏輯開關(guān)動作，以達(dá)到節(jié)省功耗的目的。圖3所示為門控時鐘的設(shè)計方案。

表1給出利用綜合工具Design Compiler對當(dāng)前設(shè)計進(jìn)行綜合后的功耗和面積報告?？梢钥闯觯驹O(shè)計使用門控時鐘后，總的動態(tài)功耗降低了很多，并且在降低功耗的同時，面積也有了一定的減小。

2.4組織模塊設(shè)計方法

由于在設(shè)計中并不是所有的模塊都同時工作，而是在某一個狀態(tài)下，只開啟一個或幾個模塊，其他模塊處于關(guān)閉狀態(tài)，所以如果有效組織模塊的開關(guān)，將會減少寄存器的開關(guān)翻轉(zhuǎn)動作。設(shè)計中利用有限狀態(tài)機(jī)根據(jù)不同的指令和狀態(tài)轉(zhuǎn)換開啟不同的模塊來完成數(shù)據(jù)的處理要求和存儲操作：當(dāng)接收前向數(shù)據(jù)時，開啟編碼器、CRC計算/校驗、和串并轉(zhuǎn)換;當(dāng)處理數(shù)據(jù)時，開啟模塊有限狀態(tài)控制機(jī)、EEPROM控制模塊、靜默計數(shù)器、隨機(jī)數(shù)產(chǎn)生器;當(dāng)返回數(shù)據(jù)時，開啟模塊有限狀態(tài)控制機(jī)、EEPROM控制模塊、數(shù)據(jù)輸出控制端、編碼器其他模塊關(guān)閉。

3 芯片測試

首先采用FPGA完成芯片的功能驗證，以FPGA的可編程邏輯陣列為基本單元，實現(xiàn)ISO18000-6B的數(shù)字基帶功能的硬件仿真驗證。然后使用ASIC芯片設(shè)計EDA工具將RTL頂層描述映射為基于TSMC提供的目標(biāo)工藝庫的基本數(shù)字單元的物理電路，并生成CAD版圖且提交給TSMC半導(dǎo)體工廠制作出來。

進(jìn)行芯片測試時，利用先施閱讀器產(chǎn)生RFID各種命令信號，經(jīng)解調(diào)后輸入到待測試芯片的數(shù)據(jù)輸入端。芯片在電源、時鐘源信號、復(fù)位信號的共同激勵下進(jìn)入正常工作狀態(tài)并對輸入命令數(shù)據(jù)進(jìn)行響應(yīng)，將數(shù)據(jù)輸出到調(diào)制電路，然后反射回閱讀器。閱讀器根據(jù)接收到的信號決定下一步操作。在閱讀器和待測芯片的交互過程中，可用邏輯分析儀觀察中間過程。圖4為先施閱讀器對測試芯片發(fā)送read命令時，用邏輯分析儀捕捉的內(nèi)部信號，其中信號data_in為解調(diào)器解調(diào)出的前向鏈路數(shù)據(jù)，信號data_out為芯片的返回數(shù)據(jù)。

從已流片芯片的測試結(jié)果看，標(biāo)簽芯片數(shù)字系統(tǒng)的設(shè)計很好地完成了符合ISO18000-6B協(xié)議的所有強(qiáng)制命令以及讀寫操作和鎖存、查詢鎖存等基本功能，且在閱讀器存盤操作下的平均速率為45～60張/s，功耗為3.10μW，很好地完成了低功耗無源電子標(biāo)簽的設(shè)計。