3 差分延遲線ADC

　　3.1 差分延遲線ADC結構分析

　　延遲線ADC結構簡單，功耗小，但易受工藝和溫度環(huán)境影響，且采樣信號需外部產(chǎn)生，增加了電路的復雜性，而且采樣信號的延遲大小會影響ADC量化電平的大小，使得系統(tǒng)輸出不易穩(wěn)定。

　　差分延遲線結構是對延遲線結構的一種改進，結構圖如圖5所示。差分延遲線ADC由兩條全同的延遲鏈組成，主延遲鏈(Primary delay-line)和參考延遲鏈(Reference delay-line)。參考延遲鏈可經(jīng)主延遲鏈復制而來。兩條差分延遲鏈共用一個啟動信號AD_Start，使兩條延遲鏈的工作狀態(tài)完全相同。差分延遲鏈的兩個輸入分別是采樣電壓Vsense和基準。

　　電壓Vref，Vsense須小于Vref，根據(jù)電壓越大延遲越小的原理，參考延遲鏈先于主延遲鏈傳播完，將與主延遲鏈相連的D觸發(fā)器打開，對主延遲鏈上的Vsense進行采樣。這樣就實現(xiàn)了將采樣電壓與基準電壓作比較，再通過譯碼電路得到系統(tǒng)需要的數(shù)字誤差信號。

　　差分延遲線ADC的控制信號在內部產(chǎn)生，進一步簡化了電路結構。采用差分形式輸入，使得采樣電壓和基準電壓同時受到溫度和工藝偏差的影響，減少主延遲鏈的延時偏差。

　　3.2 差分延遲線ADC建模

　　設延遲鏈中的延遲單元個數(shù)為N，延遲時間td是VDD的函數(shù)：td=td(VDD)，則有

　　即轉換時間Tc是分辨率Vq，延遲時間td以及延遲函數(shù)的斜率的函數(shù)。

　　圖6為0.13μm CMOS工藝下單個延遲單元與VDD的關系曲線。

　　4 設計方法和仿真結果

　　延遲單元對精度要求較高，采用全定制設計，而譯碼電路對精度要求較低，采用基于標準庫單元設計，整體電路使用Hsim進行數(shù)?；旌戏抡妗?/p>

　　設計時，基準電壓為1.5V，工作頻率是1.5MHz，輸入電壓從0.7～1.5V線性上升，輸出為譯碼后的結果，即6位數(shù)字信號e。Vsense每增加或減少12.5mV，e增加或減少“1”，但e的最大值是63。圖7為0.13μm CMOS工藝下差分延遲線ADC的輸入輸出曲線，可以看出，差分延遲線ADC的輸出沒有明顯偏移，零輸入對應零輸出，線性度良好。

　　5 結束語

　　該差分延遲線ADC電路結構簡單，不需要外部電路產(chǎn)生控制信號，可抵消部分工藝偏差。該ADC轉換速率很快，功耗低，適合應用在高頻數(shù)字DC/DC變換器中。