對于轉換器和最終的系統(tǒng)而言，必須確保任意給定輸入上的噪聲不會影響性能。前面已經介紹了PSRR、PSMR及其重要意義，下面將通過一個示例說明如何應用所測得的數(shù)值。該示例將有助于設計人員明白，為了了解電源噪聲并滿足系統(tǒng)設計需求，應當注意哪些方面以及如何正確設計。

　　首先選擇轉換器，然后選擇調節(jié)器、LDO、開關調節(jié)器或其它器件。并非所有調節(jié)器都適用。應當查看調節(jié)器數(shù)據(jù)手冊中的噪聲和紋波指標，以及開關頻率（如果使用開關調節(jié)器）。典型調節(jié)器在100 kHz帶寬內可能具有10 μV rms噪聲。假設該噪聲為白噪聲，則它在目標頻段內相當于31.6 nVrms/rt-Hz的噪聲密度。

　　接著檢查轉換器的電源抑制指標，了解轉換器的性能何時會因為電源噪聲而下降。在fs/2的第一奈奎斯特區(qū)，大多數(shù)高速轉換器的PSRR典型值為60 dB （1 mV/V）。如果數(shù)據(jù)手冊未給出該值，請按照上述方法進行測量，或者詢問廠家。

　　使用一個2Vpp滿量程輸入范圍、78dB SNR和125MSPS采樣速率的16位ADC，其噪聲基底為11.26 nVrms。任何來源的噪聲都必須低于此值，以防其影響轉換器。在第一奈奎斯特區(qū)，轉換器噪聲將是89.02 μV rms （11.26 nVrms/rt-Hz）× sqrt（125MHz/2）。雖然調節(jié)器的噪聲（31.6 nv/rt-Hz）是轉換器的兩倍以上，但轉換器有60dB的PSRR，它會將開關調節(jié)器的噪聲抑制到31.6 pV/rt-Hz （31.6 nV/rt-Hz × 1 mV/V）。這一噪聲比轉換器的噪聲基底小得多，因此調節(jié)器的噪聲不會降低轉換器的性能。

　　電源濾波、接地和布局同樣重要。在ADC電源引腳上增加0.1μF電容可使噪聲低于上述計算值。請記住，某些電源引腳吸取的電流較多，或者比其它電源引腳更敏感。因此應當慎用去耦電容，但要注意某些電源引腳可能需要額外的去耦電容。在電源輸出端增加一個簡單的LC濾波器也有助于降低噪聲。不過，當使用開關調節(jié)器時，級聯(lián)濾波器能將噪聲抑制到更低水平。需要記住的是，每增加一級增益就會每10倍頻程增加大約20dB。

　　最后需要注意的一點是，上述分析僅針對單個轉換器而言。如果系統(tǒng)涉及到多個轉換器或通道，噪聲分析將有所不同。例如，超聲系統(tǒng)采用許多ADC通道，這些通道以數(shù)字方式求和來提高動態(tài)范圍?；驹硎牵和ǖ罃?shù)量每增加一倍，轉換器/系統(tǒng)的噪聲基底就會降低3dB。對于上例，如果使用兩個轉換器，轉換器的噪聲基底將變?yōu)橐话耄?3dB）；如果使用四個轉換器，噪聲基底將變?yōu)?6dB。之所以如此，是因為每個轉換器可以當作不相關的噪聲源來對待。不相關噪聲源彼此之間是獨立的，因此可以進行RSS（平方和的平方根）計算。最終，隨著通道數(shù)量增加，系統(tǒng)的噪聲基底降低，系統(tǒng)將變得更敏感，對電源的設計約束條件也更嚴格。

　　本文小結

　　要想消除應用中的所有電源噪聲是不可能的。任何系統(tǒng)都不可能完全不受電源噪聲的影響。下面是一些有用的提示，可幫助設計人員最大程度地提高PCB對電源變化的抗擾度：

• 　　對到達系統(tǒng)板的所有電源軌和總線電壓去耦。
• 　　記?。好吭黾右患壴鲆婢蜁?0倍頻程增加大約20 dB。
• 　　如果電源引線較長并為特定IC、器件和/或區(qū)域供電，則應再次去耦。
• 　　對高頻和低頻都要去耦。
• 　　去耦電容接地前的電源入口點常常使用串聯(lián)鐵氧體磁珠。對進入系統(tǒng)板的每個電源電壓都要這樣做，無論它是來自LDO還是來自開關調節(jié)器。
• 　　對于加入的電容，應使用緊密疊置的電源和接地層（間距≤4密爾），從而使PCB設計本身具備高頻去耦能力。
• 　　同任何良好的電路板布局一樣，電源應遠離敏感的模擬電路，如ADC的前端級和時鐘電路等。
• 　　良好的電路分割至關重要，可以將一些元件放在PCB的背面以增強隔離。
• 　　注意接地返回路徑，特別是數(shù)字側，確保數(shù)字瞬變不會返回到電路板的模擬部分。某些情況下，分離接地層也可能有用。
• 　　將模擬和數(shù)字參考元件保持在各自的層面上。這一常規(guī)做法可增強對噪聲和耦合交互作用的隔離。
• 　　遵循IC制造商的建議；如果應用筆記或數(shù)據(jù)手冊沒有直接說明，則應研究評估板。這些都是非常好的起步工具。