2.2 系統(tǒng)時鐘的選擇

ADC芯片MAX101A要求的采樣時鐘為500MHz的ECL差分時鐘。對于如此高速的時鐘電路,孔徑晃動（jitter）是選擇時鐘源的一個非常重要指標。Jitter是指時鐘沿本身不穩(wěn)定,在一定范圍內(nèi)晃動,時鐘沿的晃動會帶來采樣點的不確定性,被采樣信號的頻率越高造成的誤差就越大（圖3）。經(jīng)過調(diào)研,市場上有兩種比較成熟的芯片可供選擇。一是Motorola公司MC12439,另一個是Synergy公司的SY89424。MC12439可輸出的頻率是50～800MHz(Peak-to-Peak jitter 25ps 8δ),/TRK1 SY89424的最高輸出頻率為1GHz(Peak-to-Peak jitter 3δ)且兩者的輸出電平都為差分的PECL。雖然兩種芯片給出的jitter相差不大,但實際上以上參數(shù)都是在輸出時鐘頻率小于其最大輸出頻率一半的條件下給出的,也就是說此時的輸出時鐘是內(nèi)部VCO的輸出經(jīng)過分頻后得到的。如果輸出時鐘不經(jīng)分頻而直接輸出,輸出時鐘的頻率實際上是內(nèi)部鎖相環(huán)VCO頻率的兩倍,輸出時鐘的穩(wěn)定性與VCO時鐘的占空比有直接的關(guān)系。而VCO很難保證它的占空比總是50%,后以在這種情況輸出時鐘jitter將大大增加。鑒于上述原因,最終選擇了Synergy公司的輸出頻率可達1GHz的SY89424。

2.3 特殊電平時鐘的產(chǎn)生

MAX101A芯片內(nèi)部是由采樣率為250兆/秒的完全獨立的兩個ADC拼在一起而得到的,從模擬信號輸入、參考電壓到數(shù)字信號輸出都是完全分開的兩部分。這樣做給與用戶很大的自由度,但同時也帶來一個問題,那就是很難確定在每一次上電后究竟是哪一個ADC先輸出,從而無法正確地進行數(shù)據(jù)鎖存。MAX101A要求用戶提供一個外加的控制信號TRK1和TRK1來確定兩個ADC的先后順序。它規(guī)定在系統(tǒng)采樣時鐘的下降沿到來時,如果TRK1為“1”,/TRK1為“0”則第一個ADC輸出有效,反之則第二個ADC輸出有效（圖4）。這樣的控制信號實現(xiàn)起來并不難,但MAX101A對TRK1和/TRK1的邏輯電平范圍的規(guī)定是一個非常規(guī)的值,它規(guī)定輸入電平在±50mV之間為邏輯“1”,在-350mV到-500mV之間為邏輯“0”。對于這樣一種非標準的時鐘電路,不可能用現(xiàn)成的芯片直接產(chǎn)生,為此在模擬偽真結(jié)果的基礎(chǔ)上,采用了圖5所示的電路來產(chǎn)生這樣的時鐘信號。D觸發(fā)器將時鐘信號二分頻后經(jīng)隔直電容送到電阻分壓網(wǎng)絡進行衰減,同時提供新的基準電平,這樣原來的ECL信號（-900mV～-1800mV）就被轉(zhuǎn)換成在0～-450mV之間的時鐘信號,滿足了MAX101A的要求。電容隔直方法在高速數(shù)字電路中應用十分廣泛,應用這種方法可以很方便地將不同電平范圍的信號（如ECL和PECL）進行相互轉(zhuǎn)換而不需要額外的電路,使用起來相當方便。

2.4 高速數(shù)據(jù)的鎖存

高速ADC的數(shù)據(jù)鎖存在A/D系統(tǒng)里的設(shè)計一直都是一個難點,ADC的速度越高數(shù)據(jù)鎖存的難度就越大。盡管MAX101A的數(shù)字輸出已經(jīng)分成了A、B兩個端口,使每個數(shù)據(jù)通道的速率降為250Mbyte/s,但要將如此速度的數(shù)據(jù)準確無誤的鎖存下來還是相當困難的,必須進一步降低數(shù)據(jù)端口的輸出速率。降低端口速率唯一的辦法就是將輸出端口的數(shù)據(jù)分成多路交替輸出,使每一路的數(shù)據(jù)產(chǎn)生率降到可以接受的速度。但是分的路數(shù)越多,電路就越龐大,各種時鐘與數(shù)據(jù)之間的關(guān)系也就越復雜。綜合兩者考慮,采取了將ADC的輸出分成八路的方案,這樣每一路的數(shù)據(jù)產(chǎn)生率為62.5Mbyte/s,完全可以用普通的鎖存器來完成。數(shù)據(jù)鎖存部分的結(jié)構(gòu)如圖6所示。MAX101A輸出的鎖存時鐘（250MHz）經(jīng)四分頻后送入一個六位的移位寄存器產(chǎn)生6個相差4ns的時鐘,其中的ABCD用于鎖存各個端口的數(shù)據(jù),CDEF經(jīng)電平轉(zhuǎn)換后作為EPLD鎖存數(shù)據(jù)的時鐘,之所以推遲兩個時鐘是為了補償數(shù)據(jù)的傳輸延時和EPLD內(nèi)部FIFO的建立時間。數(shù)據(jù)進入到EPLF后,后端的處理就方便得多了,可以用EPLD作DRAM控制接口將FIFO的數(shù)據(jù)存儲到大容量的DRAM中去,也可將數(shù)據(jù)分組打包通過傳輸介質(zhì)傳遞給計算機進行處理。在本系統(tǒng)中,采取第二種方法將數(shù)據(jù)通過電纜傳遞給位于計算機內(nèi)的一塊PCI卡上,計算機再通過它把數(shù)據(jù)存放到硬盤上。