在當(dāng)今的模數(shù)轉(zhuǎn)換器(ADC)領(lǐng)域，ADC制造商主要采用三類數(shù)字輸出。這三種輸出分別是：互補金屬氧化物半導(dǎo)體(CMOS)、低壓差分信號(LVDS)和電流模式邏輯(CML)。每類輸出均基于采樣速率、分辨率、輸出數(shù)據(jù)速率和功耗要求，根據(jù)其工作方式和在ADC設(shè)計中的典型應(yīng)用方式進行了論述。本文將討論如何實現(xiàn)這些接口，以及各類輸出的實際應(yīng)用，并探討選擇和使用不同輸出時需要注意的事項。此外還會給出關(guān)于如何處理這些輸出的一般指南，并討論各類輸出的優(yōu)劣。

基本知識

使用數(shù)字接口時，無論何種數(shù)字輸出，都有一些相同的規(guī)則和事項需要考慮。首先，為實現(xiàn)最佳端接，接收器(FPGA或ASIC)端最好使用真正的電阻終端。接收器端的反射可能會破壞系統(tǒng)的時序預(yù)算。使用CMOS和LVDS輸出時，如果系統(tǒng)中有多個ADC，不要使用來自某個ADC的DCO(數(shù)據(jù)時鐘輸出)，否則可能導(dǎo)致時序錯誤以及接收器不適當(dāng)?shù)夭蹲綌?shù)據(jù)。在兩個ADC之間需要保持精確時序的I/Q系統(tǒng)中，這點尤其要注意。即使兩個ADC位于同一封裝中，也需要針對各ADC使用適當(dāng)?shù)腄CO輸出，從而保持精確的時序關(guān)系。另一個需要注意的重要參數(shù)是數(shù)據(jù)格式。必須確保ADC和接收器采用同一數(shù)據(jù)格式(二進制補碼或偏移二進制)。此外，數(shù)據(jù)轉(zhuǎn)換速度也很重要。隨著數(shù)據(jù)速率提高，接收器能夠正確捕捉數(shù)據(jù)的距離減小，原因是互連和電纜帶寬限制，以及由此引起的符碼間干擾等問題。這些只是為什么必須將互連視作傳輸線路的其中幾個原因。以這種方式處理互連并了解傳輸線路的特性很重要。當(dāng)數(shù)據(jù)速率提高時，以這種方式了解互連變得更加重要。必須確保導(dǎo)線尺寸正確，并且信號層與返回層之間的間距適當(dāng)。此外還必須選擇具有穩(wěn)定介電特性的電路板材料，使得走線特性在整個互連長度上的波動盡可能小。理想情況下，傳輸線路可以傳播到無窮遠處，但在實際應(yīng)用中，這顯然是不可能的。集膚效應(yīng)、電介質(zhì)損耗和輻射損耗等因素全都會影響傳輸線路參數(shù)，降低信號質(zhì)量。因此，必須以正確的物理參數(shù)適當(dāng)設(shè)計傳輸線路，并且確保發(fā)送器與接收器的阻抗匹配。這樣做能夠節(jié)省電能，并將最高質(zhì)量的信號傳輸給接收器。

關(guān)于CMOS，我們所需要了解的

使用CMOS輸出時，有多個方面需要考慮。首先考慮邏輯電平的典型開關(guān)速度(約1V/ns)、輸出負載(每個門約10pF)和充電電流(每路輸出約10mA)。應(yīng)當(dāng)采用盡可能小的容性負載，使充電電流最小。這可以利用盡可能短的走線僅驅(qū)動一個門來實現(xiàn)，最好沒有任何過孔。此外還可以利用阻尼電阻來盡量降低充電電流。之所以必須將這些電流降至最小，是因為它們會迅速疊加。例如，一個四通道14位ADC的瞬態(tài)電流可能高達14 x 4 x 10 mA = 560 mA!串聯(lián)阻尼電阻有助于抑制如此大的瞬態(tài)電流，降低輸出瞬態(tài)效應(yīng)產(chǎn)生的噪聲，從而防止輸出在ADC中造成額外的噪聲和失真。

圖1. 帶阻尼電阻的CMOS輸出驅(qū)動器。

阻尼電阻和容性負載的時間常數(shù)應(yīng)小于輸出數(shù)據(jù)速率周期的大約10%。例如，如果使用采樣速率為80 MSPS的ADC，各CMOS輸出端的容性負載為10 pF，則時間常數(shù)應(yīng)為12.5 ns的大約10%，即1.25 ns。因此，阻尼電阻R可以設(shè)置為100Ω，這個阻值很容易獲得，并且滿足時間常數(shù)條件。選擇更大的R值可能會降低輸出數(shù)據(jù)建立時間性能，并干擾接收器端正常的數(shù)據(jù)捕捉。ADC CMOS輸出端的容性負載只能是單門負載，無論如何都不應(yīng)直接連接到高噪聲數(shù)據(jù)總線。要連接到數(shù)據(jù)總線，應(yīng)使用一個中間緩沖寄存器，從而將ADC CMOS輸出端的負載降至最低。隨著CMOS輸出的數(shù)據(jù)速率提高，瞬態(tài)電流也會增大，導(dǎo)致更高的功耗。CML的優(yōu)點是：因為數(shù)據(jù)的串行化，所以對于給定的分辨率，它需要的輸出對數(shù)少于LVDS和CMOS驅(qū)動器。JESD204B接口規(guī)范所說明的CML驅(qū)動器還有一個額外的優(yōu)勢，因為當(dāng)采樣速率提高并提升輸出線路速率時，該規(guī)范要求降低峰峰值電壓水平。

LVDS和CML

與CMOS相比，LVDS有幾項優(yōu)勢很吸引人，包括：轉(zhuǎn)換器采樣速率更高而功耗更低、支持更高的數(shù)據(jù)速率、抗擾度更高以及驅(qū)動距離更長等。使用CMOS等單端信號時，印刷電路板上的噪聲明顯較多，這是因為CMOS輸出切換感應(yīng)的大量瞬態(tài)電流引起接地反彈。這種噪聲更有可能耦合到ADC時鐘和模擬輸入中，導(dǎo)致SNR和SFDR性能下降。LVDS和CML采用差分信號，雖然并未完全消除CMOS中的接地反彈，但至少大大降低了這種效應(yīng)。由于采用差分信號，系統(tǒng)本身就能抑制共模噪聲，防止SNR和SFDR性能受損。LVDS和CML信號是平衡的，因此串?dāng)_被降至最小。由于信號的低壓和差分性質(zhì)，電磁干擾(EMI)同樣降低。

提高可用帶寬、改善動態(tài)范圍、降低系統(tǒng)噪聲的需求，導(dǎo)致轉(zhuǎn)換器設(shè)計的采樣速率和分辨率不斷提高，因而必須使用速度更快、效率更高的數(shù)據(jù)接口。為此推出的JESD204標(biāo)準(zhǔn)利用CML技術(shù)實現(xiàn)其物理接口。該標(biāo)準(zhǔn)最初要求高達3.125Gbps的輸出速率，這一數(shù)據(jù)速率超過了CMOS和LVDS的能力。最新版本JESD204B規(guī)定了輸出數(shù)據(jù)速率高達12.5Gbps的幾類轉(zhuǎn)換器，CMOS和LVDS接口完全遙不可及。然而，使用差分信號雖然有這么多優(yōu)勢，但仍有幾點必須注意。

使用LVDS和CML等差分信號

考慮任何采用差分信號的更高速接口技術(shù)時，可以應(yīng)用類似的原則。事實上，數(shù)據(jù)轉(zhuǎn)換速度越高，則越需要注意這些事項。對于Gbps范圍內(nèi)的數(shù)據(jù)速率，工藝和電路板幾何尺寸變得更小，由于傳輸距離短得多，串?dāng)_等不良效應(yīng)可能會成為問題。隨著轉(zhuǎn)換器采樣速率和分辨率不斷攀升，對更高速接口的需求是一個自然而然的結(jié)果。為此，業(yè)界首先引入了LVDS技術(shù)，爾后又推出了物理接口使用CML的JESD204接口規(guī)范。

使用差分信號時，第一件事是要確保系統(tǒng)正確端接。雖然接收器(FPGA或ASIC)可能有內(nèi)部終端，但有時候這并不足以適當(dāng)?shù)囟私酉到y(tǒng)，不采取其它措施的話，接收端數(shù)據(jù)捕捉可能會受影響。圖3和圖4顯示了典型的LVDS和CML驅(qū)動器以及接收器所需的端接。可以使用一個差分端接電阻(RTDIFF)，或者使用兩個單端端接電阻(RTSE)。最終的端接電阻應(yīng)約等于100Ω。使用兩個50Ω單端端接電阻可以進一步抑制共模噪聲，適合需要保證這一特性的應(yīng)用。

除了要求正確端接以外，還必須注意傳輸線路的物理布局。關(guān)于差分走線的設(shè)計，有幾個常見的誤解。有人說共面差分傳輸線路(圖5a)優(yōu)于寬邊差分傳輸線路(圖5b)。然而，在噪聲耦合抑制方面，這兩類差分傳輸線路均無優(yōu)勢可言。對于相同距離的有源傳輸線路，兩種情況下的噪聲大致相當(dāng)。共面差分傳輸線路的優(yōu)勢在于設(shè)計簡便且易于制造。寬邊差分傳輸線路則更難以進行PCB布線，而且精密對準(zhǔn)兩層以保證重疊是一件很困難的事，對于電路板制造商來說比較麻煩。

圖5a. 寬邊傳輸線路。圖5b. 共面?zhèn)鬏斁€路。

另一個常見的誤解是差分傳輸線路必須緊密耦合才能實現(xiàn)最佳性能。實際上，當(dāng)差分傳輸線路緊密耦合時，各走線的阻抗會高于所需的最佳值50Ω。此外，由于幾何尺寸更小，集膚效應(yīng)損耗和串?dāng)_會增加。在制造過程中，傳輸線路的阻抗也會變得更加難以控制。例如，假設(shè)緊密耦合的差分傳輸線路具有100 Ω差分阻抗和5.0密爾的走線寬度，則在容差為+/- 1.0密爾的制造工藝中，阻抗偏差為+/- 10%。這一影響還要加倍，因為差分對有兩條傳輸線路，偏差量將相當(dāng)可觀。不僅各傳輸線路的阻抗會有偏差，而且當(dāng)線路分開以進入封裝或連接器時，還會出現(xiàn)阻抗不連續(xù)現(xiàn)象圖6顯示了當(dāng)差分傳輸線路必須分開以進入封裝或連接器時，兩種情況下的阻抗不連續(xù)的相對幅度差異。

圖. 緊密與松散耦合的傳輸線路--阻抗不連續(xù)。

何種接口最佳?

首先需要考慮的是數(shù)據(jù)的傳輸速度和傳輸距離。一般而言，當(dāng)ADC的速度和分辨率提高時，制造商會按CMOS、LVDS、CML的順序升級，從而盡可能精確、高效地將數(shù)據(jù)從ADC傳輸?shù)浇邮掌?通常是FPGA或ASIC)。采樣速率低于150-200 MSPS且分辨率低于14位的ADC一般可以使用CMOS輸出。但是，當(dāng)一個封裝內(nèi)的ADC數(shù)量增加時，CMOS輸出的數(shù)量也會增加，最終會需要一個采用更少輸出數(shù)的更高效接口。例如，對于一個四通道14位ADC，光數(shù)據(jù)位就需要60個輸出引腳。如果采用DDR(雙倍數(shù)據(jù)速率)LVDS輸出接口，同樣的四通道ADC只需要32個輸出引腳;JESD204 CML輸出則只需要6個輸出引腳。不僅引腳數(shù)量，數(shù)據(jù)速率和功耗要求也會成為問題。當(dāng)CMOS接口的數(shù)據(jù)傳輸速率提高時，功耗隨之增加，功耗限制最終會使數(shù)據(jù)速率達到一定的上限后就不能再提高。與此同時，噪聲也會成為問題。與LVDS和CML所用的差分信號相比，CMOS等所用的單端信號更易受噪聲和接地反彈影響。同樣，隨著速度和分辨率進一步提高，LVDS也會變得不堪使用。這時，使用CML驅(qū)動器更合乎道理，因為它能支持高得多的數(shù)據(jù)速率。由于能夠支持更高的數(shù)據(jù)速率，所以數(shù)據(jù)可以實現(xiàn)串行化，從而減少所需的輸出驅(qū)動器數(shù)量。

結(jié)束語

目前ADC采用的三類主要數(shù)字輸出各有優(yōu)劣?？紤]采用CMOS、LVDS或CML輸出驅(qū)動器的ADC時，必須注意這些優(yōu)缺點。設(shè)計系統(tǒng)時，每類驅(qū)動器都有必須特別重視的品質(zhì)和要求，以便確保接收器件(FPGA或ASIC等)能夠正確捕捉到ADC數(shù)據(jù)。必須了解需要驅(qū)動的負載，使用適當(dāng)?shù)亩私樱槍DC所用的不同類型數(shù)字輸出采用適當(dāng)?shù)牟季植季€技術(shù)。隨著ADC速度和分辨率的提高，相應(yīng)的輸出數(shù)據(jù)速率也會提高，通常會予以串行化以獲得更高的吞吐速率。這種情況下，適當(dāng)設(shè)計系統(tǒng)并采用最佳布局布線技術(shù)變得更加重要。