2.1 主要IP核設計
　(1)UART內核：通用異步接收器/發(fā)送器。UART內核執(zhí)行RS-232協(xié)議，它為FPGA上的嵌入式系統(tǒng)和外部設備提供了串行字符流的通信方式。
帶Avalon接口[4]的JTAG-UART內核還提供Nios CPU系統(tǒng)到PC機的連接通路，通過JTAG-UART在PC機上調試Nios CPU所需要的程序，并通過監(jiān)控程序對整個系統(tǒng)的運行進行控制。
　(2)PIO內核：并行輸入/輸出內核。它提供Avalon從控制器端口到通用I/O口間的映射接口。該IP核是常規(guī)的外設控制接口。通過PIO，實現(xiàn)開關量讀取，鍵盤輸入，對LED、LCD等外設進行控制。SoPC Builder中提供了PIO內核，可以很容易將PIO內核集成到SoPC Builder生成的系統(tǒng)中。
　(3)EPCS內核：帶Avalon接口的EPCS設備控制器內核。EPCS包含1 KB的片內存儲器。該IP核允許NiosⅡ系統(tǒng)訪問EPCS串行配置芯片，管理FPGA配置數(shù)據(jù)，主要用于存儲程序代碼或一些非易失性數(shù)據(jù)，本系統(tǒng)中用于波形存儲。
(4)三態(tài)總線橋：該IP核是Avalon和Avalon-Tri BUS總線以及Avalon和Wishbone總線的橋接控制器，用于連接兩種不同總線?？紤]A/D轉換器等外設需要自行開發(fā)I2C配置接口，這些外設不能直接連到Avalon總線上，需要通過橋接控制器并以IP核的形式通過SoPC Builder連接到系統(tǒng)的Avalon總線上。
2.2 信號的收發(fā)
2.2.1 信號的產生與發(fā)送
　從微波理論可知，發(fā)送信號的頻率越高越接近于長線理論[5]，即滿足電纜分布式參數(shù)沿線均勻條件。但信號頻率越高，線路的高頻損耗越大，信號容易畸變，給檢測也會帶來困難。在SoPC中，信號的產生以及信號的頻率和幅度可方便地由軟件調整。實驗測定，若測距在10 km左右，信號的頻率大約在1.5 MHz~150 MHz為宜。
考慮到SoPC器件的驅動能力微弱，不能直接發(fā)送給被測電纜，必須要經過一定的放大，故末端采用高頻變壓器加上高頻晶體管射極驅動電路的形式。
2.2.2 A/D轉換模塊
采用Analog Devices公司的8位模數(shù)轉換器AD9481，該轉換器采樣頻率可達200 MHz，具有高速、低功耗、體積小的特點。適合高采樣頻率和寬帶寬的場合。為解決信號小不易檢測的矛盾，應加入前置放大級。參考AD9481數(shù)據(jù)手冊，采用了AC耦合、雙極性放大器接法。
3 電纜故障點檢測設備的軟件開發(fā)
　軟件系統(tǒng)體系主要包括嵌入式操作系統(tǒng)的移植、應用級代碼編寫等部分。為了方便用戶編程，NiosⅡ IDE提供了設備驅動程序，在新建工程時NiosⅡ IDE會根據(jù)SoPC Builder對系統(tǒng)硬件配置自動生成一個定制的HAL，即硬件抽象層(HAL)系統(tǒng)庫?；贖AL系統(tǒng)庫的軟件工程的創(chuàng)建和管理與NiosⅡ IDE緊密相關，圖4為NiosⅡ IDE工程結構[6]。

　一個NiosⅡ IDE工程包括兩個工程：用戶應用程序工程和HAL系統(tǒng)庫工程。用戶應用程序工程中包含所有的用戶代碼文件，最終的可執(zhí)行映象由此工程生成。HAL系統(tǒng)庫工程中包含所有與硬件處理器相關的接口信息，系統(tǒng)庫工程基于用戶定制的NiosⅡ處理器系統(tǒng)，由SoPC Builder自動生成.ptf文件。
HAL應用程序接口(API)與ANSI C標準庫綜合在一起，可以使用類似Ｃ語言的庫函數(shù)來訪問硬件設備或文件，如printf()、fopen()等，而無須關心底層硬件實現(xiàn)細節(jié)。
　在實驗室條件下，用該系統(tǒng)對1 000 m的電纜進行多次模擬測試，包括短路和開路情況，所顯示的故障類型正確，故障點距離均方根誤差E1%，表明該系統(tǒng)具有良好的精度。但實驗條件與實際的電纜敷設環(huán)境差別較大，實際的敷設環(huán)境和故障現(xiàn)象要復雜得多，電纜運行可能出現(xiàn)既非短路又非開路情況，如漏電故障。此時，反射回的信號呈現(xiàn)行駐波的方式，這種工作模式需要提高系統(tǒng)的靈敏度，可以從提高設備的抗干擾能力和合理調節(jié)發(fā)送信號的頻率兩個方面予以改進。
參考文獻
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[6] 楊浩，林爭輝，鞠海，等.基于嵌入式處理器軟核的DVB_S基帶處理系統(tǒng)[J].計算機工程，2005，31(6)：203-205.