高壓功率VDMOSFET的設(shè)計(jì)與研制
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2．2 閾值電壓
影響閾值電壓的因素主要是P-body濃度NA，柵氧化層厚度tox和柵氧化層的面電荷密度Qss，主要通過調(diào)整P阱注入劑量和推阱時(shí)間來調(diào)節(jié)閾值電壓Vth。
此外，柵氧化層厚度tox受柵源擊穿電壓的限制，tox≥VGS／EB，SiO2的臨界電場(chǎng)EB一般為5×106～107 V／cm；由此算得tox的值為30 nm～60 nm；由于P-body為非均勻摻雜，VTH難于用公式準(zhǔn)確計(jì)算，因此柵氧化層厚度tox和pbody濃度的最佳值需借助于計(jì)算機(jī)仿真優(yōu)化來確定。
2．3 導(dǎo)通電阻
對(duì)于功率VDMOSFET器件，在不同耐壓下，各部分電阻占導(dǎo)通電阻的比例是不同的。對(duì)于高壓VDMOSFET器件，漂移區(qū)(外延層)電阻RD和JFET區(qū)電阻RJ是主要的。
因此，本設(shè)計(jì)在滿足耐壓的情況下，采用穿通型結(jié)構(gòu)，以減小外延層厚度，并適當(dāng)增加JFET區(qū)的寬度，從而減小RD與RJ。
2．4 開關(guān)時(shí)間
優(yōu)化開關(guān)時(shí)間的方法包括兩個(gè)方面：減小多晶硅柵的電阻RG和減小輸入電容Cin。在輸入電容中，密勒電容CGD是主要的影響因素。
減小多晶硅的電阻RG可以在工藝過程中提高多晶硅的摻雜劑量，在版圖設(shè)計(jì)過程中增加?xùn)艠O多晶硅與柵極鋁引線的接觸孔；減小輸入電容Cin主要是減小密勒電容CGD，即要增加?xùn)叛趸瘜雍穸萾ox，這會(huì)加大閾值電壓VTH，因而需要折中考慮。本文引用地址：http://cafeforensic.com/article/187730.htm
3 橫向結(jié)構(gòu)設(shè)計(jì)
3．1 元胞結(jié)構(gòu)選取
由于正三角形元胞的電場(chǎng)容易集中，導(dǎo)致漏源擊穿電壓的降低；六角形元胞的對(duì)角線與對(duì)邊距的比值為，小于方形元胞的對(duì)角線與邊長(zhǎng)的比值，電流分布的均勻性好，曲率效應(yīng)??；圓形元胞犧牲率(即A’／Acell，其中A’為元胞邊緣結(jié)合處電流不能流過的無效區(qū)面積，Acell為元胞總面積)大于六角形元胞。
因此，本文所設(shè)計(jì)的500 V高壓VDMOSFET器件采用正六角形“品”字排列的元胞結(jié)構(gòu)。
3．2 柵電極結(jié)構(gòu)
功率VDMOSFET由很多小元胞單元并聯(lián)組成。而由于柵極多晶硅電阻的存在，使得在一定的柵極偏壓下，離柵極壓焊點(diǎn)較遠(yuǎn)的元胞溝道不能充分開啟。因此，為了降低柵電極材料電阻的影響，通常將柵極壓焊點(diǎn)處的金屬引伸到離壓焊點(diǎn)較遠(yuǎn)的元胞單元處。本文所設(shè)計(jì)的功率管從壓焊點(diǎn)處引伸3條金屬條并與下面的多晶硅相接觸。
3．3 結(jié)終端結(jié)構(gòu)設(shè)計(jì)
傳統(tǒng)的場(chǎng)板與場(chǎng)限環(huán)相結(jié)合的結(jié)終端結(jié)構(gòu)如圖3所示。設(shè)計(jì)時(shí)，如果場(chǎng)板和保護(hù)環(huán)的間距過大，場(chǎng)板下的耗盡層擴(kuò)展到保護(hù)環(huán)之前PN結(jié)就首先擊穿，保護(hù)環(huán)將起不到作用。
本文研究的新型結(jié)終端結(jié)構(gòu)(如圖3所示)，是采用場(chǎng)板覆蓋保護(hù)環(huán)的方式，避免了傳統(tǒng)場(chǎng)板與場(chǎng)限環(huán)結(jié)構(gòu)的設(shè)計(jì)難題，而使其簡(jiǎn)單化。
這種結(jié)構(gòu)在版圖設(shè)計(jì)上通過增加鋁場(chǎng)板的長(zhǎng)度來實(shí)現(xiàn)，比較容易控制，使得金屬覆蓋過離主結(jié)最近的場(chǎng)限環(huán)，它不僅起到了場(chǎng)板和場(chǎng)限環(huán)的效果，又避免了傳統(tǒng)結(jié)構(gòu)在場(chǎng)板的邊緣產(chǎn)生新的電場(chǎng)峰值，避免了電壓在場(chǎng)板邊緣和場(chǎng)限環(huán)之間的提前擊穿。
評(píng)論