摘要：按照功率VDMOSFET正向設(shè)計(jì)的思路，選取(100)晶向的襯底硅片，采用多晶硅柵自對(duì)準(zhǔn)工藝，結(jié)合MEDICI器件仿真和SUPREM-4工藝仿真軟件，提取參數(shù)結(jié)果，并最終完成工藝產(chǎn)品試制，達(dá)到了500 V／8 A高壓、大電流VDMOSFET的設(shè)計(jì)與研制要求。結(jié)果證明，通過計(jì)算機(jī)模擬仿真，架起了理論分析與實(shí)際產(chǎn)品試制之間的橋渠。相對(duì)于原來小批量投片、反復(fù)試制的方法，不僅節(jié)約了時(shí)閽，降低了研制成本，而且模擬結(jié)果與實(shí)際試制結(jié)果之間能夠較好地吻合。針對(duì)傳統(tǒng)結(jié)終端結(jié)構(gòu)的弊端，提出了一種新型結(jié)終端結(jié)構(gòu)，大大提高了產(chǎn)品的擊穿電壓和可靠性。
關(guān)鍵詞：功率VDMOSFET；計(jì)算機(jī)模擬仿真；結(jié)終端結(jié)構(gòu)

O 引言
隨著現(xiàn)代工藝水平的提高與新技術(shù)的開發(fā)完善，功率VDMOSFET設(shè)計(jì)研制朝著高壓、高頻、大電流方向發(fā)展，成為目前新型電力電子器件研究的重點(diǎn)。
本文設(shè)計(jì)了漏源擊穿電壓為500 V，通態(tài)電流為8 A，導(dǎo)通電阻小于O．85 Ω的功率VDMOSFET器件，并通過工藝仿真軟件TSUPREM-4和器件仿真軟件MEDICI進(jìn)行聯(lián)合優(yōu)化仿真，得到具有一定設(shè)計(jì)余量的參數(shù)值。最后在此基礎(chǔ)上進(jìn)行生產(chǎn)線工藝流片，逐步調(diào)整部分工藝條件，最終實(shí)現(xiàn)研制成功。

1 VDMOSFET工作原理
VDMOSFET是電壓控制器件，在柵極施加一定的電壓，使器件溝道表面反型，形成連接源區(qū)和漏區(qū)的導(dǎo)電溝道?；竟ぷ髟砣鐖D1。

當(dāng)柵源電壓VGS大于器件的閾值電壓VTH時(shí)，在柵極下方的P型區(qū)形成強(qiáng)反型層，即電子溝道，此時(shí)在漏源電壓VDS的作用下，N+源區(qū)的電子通過反型層溝道，經(jīng)由外延層(N-漂移區(qū))運(yùn)動(dòng)至襯底漏極，從而形成漏源電流。
當(dāng)VGS小于閾值電壓VTH時(shí)，柵極下方不能形成反型層溝道。由于外延層(N-漂移區(qū))的濃度較低，則耗盡層主要在外延層(N-漂移區(qū))一側(cè)擴(kuò)展，因而可以維持較高的擊穿電壓。

2 參數(shù)設(shè)計(jì)
2．1 外延層電阻率和厚度
外延層的電阻率ρ越大(摻雜濃度Nepi越小)，則器件的擊穿電壓越大。然而，導(dǎo)通電阻Ron也相應(yīng)增大。因此，在滿足擊穿要求的前提下，ρ越小(Nepi越大)越好；而從導(dǎo)通電阻的角度考慮，又限定了該電阻率的最大值。所以將在計(jì)算機(jī)仿真過程中，調(diào)整P-body的注入劑量、推阱時(shí)間和外延層電阻率、厚度，得出最佳的結(jié)構(gòu)參數(shù)。