設(shè)計者經(jīng)常僅僅根據(jù)所接負(fù)載的直流輸入電流要求，冒險使推拉輸出電路的負(fù)載達(dá)到它的最大直流扇出能力。特別是當(dāng)設(shè)計CMOS總線時這一想法尤其具有誘惑力，因為此時理論上的扇出能力是無限的。實際上重負(fù)載的總路線結(jié)構(gòu)會帶來兩個缺點，上升時間將會減慢，而且驅(qū)動器件的功耗將會提高。

下例是一個重負(fù)載CMOS總線的實際上升時間和功耗計算的例子。

例：CMOS總線的性能

我們正為一臺并行計算機的共享存儲器子系統(tǒng)構(gòu)造一個大型總線，如圖2.8所示?？偩€連接著20個小的CPU，其中任何一個都可能存取這個8位的隨機訪問存儲器（RAM）。整個系統(tǒng)裝配在一個大的電路板上。

該總線是通過阻抗可控的50歐印刷電路走線來實現(xiàn)的，走線長度為10IN。圖2.8顯示出總線的傳播長度遠(yuǎn)遠(yuǎn)小于74HCT640門電路上的上升時間，因此在總線的兩端都沒有使用端接器。

根據(jù)直流扇出系數(shù)，我們預(yù)期每個總路線驅(qū)動器應(yīng)該能夠很容易地驅(qū)動其他20個電路。已知每個收發(fā)器的最大傳播延遲為9NS，我們計劃使總線運行在30NS的周期上（33MHZ）。

為了檢驗這一設(shè)計，計算出每一條印刷線路負(fù)載電容，并分別與三態(tài)輸出的驅(qū)動阻抗相比較，計算出總線的RC上升時間。最后計算每個驅(qū)動器內(nèi)的功耗。

負(fù)載電路

當(dāng)每個驅(qū)動器轉(zhuǎn)換到關(guān)閉（OFF）狀態(tài)時，仍然存在負(fù)載電容。每個驅(qū)動器的這一I/O負(fù)載電容在手冊中都被制造商標(biāo)明為10PF。我們有20個負(fù)載，所以負(fù)載電容總共為200PF。加上底板印刷線路的電容2PF/IN，可以得到：

74HCT640的輸出電阻

在SIGNETICS的高速CMOS數(shù)據(jù)手冊上列出了以下指標(biāo)（兩個驅(qū)動晶體管中上端的情況是最差的）：

VCC=4.5V

VOH=3.84V

I輸出=6.0MA