2 LTC2753簡(jiǎn)介
LTC2753-16具有軟件可編程設(shè)置、低功率和精確DC性能使其適用于ATE數(shù)據(jù)采集模塊。此外，該器件還具有良好的AC性能，包括僅為2μs的穩(wěn)定時(shí)間和l nV?s的低干擾脈沖。這對(duì)波形的產(chǎn)生非常關(guān)鍵。低干擾降低了DAC中代碼變化時(shí)的瞬態(tài)電壓。快速穩(wěn)定和低干擾減少諧波失真，能夠產(chǎn)生高效、清除低噪聲的輸出波形。LTC2753采用一個(gè)雙向輸入／輸出并行接口，實(shí)現(xiàn)任何片內(nèi)寄存器的回讀以及DAC輸出范圍設(shè)置。
LTC2753一14和LTC2753―12分別是引腳兼容的14位和12位器件。采用7 mmx7 mm QFN一48封裝，為優(yōu)化最終產(chǎn)品性價(jià)比提供了引腳兼容和代碼兼容的系列器件。
LTC2753系列器件具有以下主要特性：6種可設(shè)置輸出范圍：?jiǎn)螛O：0～5 V，0～10 V，雙極：±5 V、±10 V、±2．5 V、一2．5～7．5 V；最大16位INL誤差：±1 LSB (整個(gè)溫度范圍內(nèi))；低電源電流(最大值為1μA)；在整個(gè)溫度范圍內(nèi)可保證單調(diào)；低干擾脈沖1 nV／s；2．7~5．5 V單電源工作；2μs快速穩(wěn)定時(shí)間至±lLSB；具有數(shù)據(jù)和回讀的并行接口；在任何輸出范圍內(nèi)異步CLR引腳將DAC輸出清除至0 V；上電復(fù)位將DAC輸出清除至0 V；48引腳7 mmx7 mm QFN封裝。

3 典型應(yīng)用
圖l給出LTC2753的典型應(yīng)用電路圖。

3．1 輸出范圍
當(dāng)外接5 V參考電壓時(shí)，LTC2753可提供6種輸出范圍。參考電壓為2 V時(shí)，輸出范圍為：0~2 V、O~4 V、±1 V、±2 V、±4 V和-1~3 V。除2 V和5 V之外，其他輸出范圍都隨參考電壓呈線性變化。
3．2 數(shù)字部分
LTC2753的每個(gè)DAC都有4個(gè)內(nèi)部寄存器，共有8個(gè)寄存器，如圖2所示。每個(gè)DCC通道都有2組雙緩沖寄存器，一組用于寄存數(shù)據(jù)，一組用于寄存輸出范圍。雙緩沖寄存器具有同步更新范圍和編碼功能。當(dāng)改變電壓輸出范圍時(shí)，雙緩沖功能使電壓平滑轉(zhuǎn)換，無(wú)毛刺產(chǎn)生。乘法DAC同步更新。每組雙緩沖寄存器是由輸入寄存器和DAC寄存器組成。輸入寄存器為保持寄存器，當(dāng)數(shù)據(jù)載入輸入寄存器需經(jīng)過(guò)一個(gè)寫(xiě)操作，而DAC輸出不受影響。另一方面，DAC寄存器直接控制DAC輸出電壓或輸出范圍，將與其連接的輸入寄存器中的內(nèi)容復(fù)制到DAC寄存器，改變DAC寄存器內(nèi)容，則需經(jīng)過(guò)一個(gè)更新操作。

3．3 寫(xiě)和更新操作
執(zhí)行一次寫(xiě)操作：將D／S引腳與WR引腳置低，直接通過(guò)16位微處理器總線將數(shù)據(jù)寫(xiě)入輸入寄存器。UPD引腳置高，將輸入寄存器儲(chǔ)存的數(shù)據(jù)復(fù)制到DAC寄存器，完成一次更新操作。數(shù)據(jù)與范圍同時(shí)更新；除非輸入寄存器的值先經(jīng)一個(gè)寫(xiě)操作被改變，否則DAC寄存器的值不會(huì)改變。
范圍輸入寄存器的載入：將D／S引腳置高，WR引腳置低。除了并行位的個(gè)數(shù)不同外，范圍寄存器與數(shù)據(jù)寄存器結(jié)構(gòu)相同。范圍寄存器有3位，而數(shù)據(jù)寄存器有12、14或16位。若要數(shù)據(jù)寄存器和范圍寄存器在工作模式下保持透明，則要將WR引腳置低，UPD置高，阻止了輸出干擾脈沖的增加。限變器在UPD引腳的上升沿有效。
當(dāng)WR和UPD連在一起由一單時(shí)鐘信號(hào)驅(qū)動(dòng)時(shí)，輸入寄存器和DAC寄存器則以主從支配關(guān)系，或是邊沿觸發(fā)、配置的模式工作。在時(shí)鐘的下降沿，數(shù)據(jù)位存入輸入寄存器，隨著時(shí)鐘上升沿的到來(lái)，進(jìn)入DAC寄存器。
SPAN引腳S2~SO用數(shù)據(jù)LSB共享數(shù)據(jù)，同時(shí)將數(shù)據(jù)和范圍控制在一個(gè)16位數(shù)據(jù)總線上，范圍和數(shù)據(jù)不能同時(shí)進(jìn)行寫(xiě)或讀操作。
異步CLR引腳在任何輸出范圍內(nèi)都可將DAC輸出清除至O V，CLR對(duì)所有數(shù)據(jù)寄存器復(fù)位，而不干擾范圍寄存器。
這些裝置也可通過(guò)上電復(fù)位將DAC的輸出電壓在任何輸出范圍初始化至0 V。如果是軟件范圍配置，DAC上電至0～5 V之間；若是手動(dòng)范圍，DAC采用適當(dāng)編碼，選用手動(dòng)上電。
3．4 手動(dòng)范圍配置
若要配置LTC2753為單范圍，將MSPAN引腳置高，D／S引腳置地。通常，要求的輸出范圍由SPAN I／O引腳(S2~SO)設(shè)定，但通過(guò)直接接地或接電源編程設(shè)置的，如圖3所示。在這個(gè)配置中，DAC的通道都可以在上電時(shí)對(duì)選擇的輸出范圍初始化。當(dāng)設(shè)定手動(dòng)范圍操作時(shí)，SPAN引腳的回讀功能無(wú)效。

3．5 回讀功能
8個(gè)接口寄存器中任一個(gè)的內(nèi)容都從I／O端口回讀。I／O引腳分成數(shù)據(jù)和范圍兩部分。數(shù)據(jù)I/0端口由引腳DO~D15組成，范圍I／O口由SO~S2組成。
每個(gè)DAC通道有一組數(shù)據(jù)寄存器用于控制和回讀數(shù)據(jù)I／O端口，一組范圍寄存器控制和回讀范圍I／O端口。
當(dāng)DAC通道和I／O端口選擇后，將READ引腳設(shè)置為邏輯高電平啟動(dòng)回讀功能。當(dāng)READ引腳置低時(shí)，I／O端口高阻抗數(shù)字輸入，回讀過(guò)程變成低阻抗邏輯輸出。
選擇DAC通道采用地址引腳A1和A0，選擇I／O端口(數(shù)據(jù)或范圍)用于回讀采用D／S引腳。在回讀過(guò)程中，已選的I／O口引腳用作邏輯輸出，而未選用的I／O口引腳保持高阻抗輸入狀態(tài)。
選用DAC通道和I／O口，READ置高，用于UPD引腳的輸入和DAC寄存器。UPD引腳有兩個(gè)功能：當(dāng)READ置低時(shí)，具有更新功能；當(dāng)READ置高，更新功能無(wú)效，UPD引腳選擇輸入或DAC寄存器的回讀。
回讀功能是在輸入寄存器寫(xiě)入數(shù)據(jù)后，檢查其內(nèi)容，在DAC寄存器更新新數(shù)據(jù)之前檢測(cè)DAC寄存器。已選端口的寄存器是其I／O引腳的輸出。
要想回讀DAC寄存器，保持UPD為低，READ置高，再將UPD置高，并選擇DAC寄存器，被選的DAC寄存器由I／O引腳輸出。如果回讀后不要求更新，必須將UPD置低，再將READ置低，否則UPD引腳將會(huì)復(fù)位到之前功能并更新DAC。
3．6 系統(tǒng)偏移量調(diào)節(jié)
系統(tǒng)的RVOSA和RVOSB偏移量調(diào)整引腳是為了補(bǔ)償整個(gè)系統(tǒng)偏移量，如圖4所示。為了可以抗干擾和輕松調(diào)整，電壓控制被減弱為DAC輸出，LTl027提供電源RVOSX引腳有一只l MΩ的輸入阻抗。為了保護(hù)LTC2753的性能，需采用一只至少10 kΩ的等效阻抗驅(qū)動(dòng)該引腳，縮短任何無(wú)用的系統(tǒng)偏移量調(diào)節(jié)引腳IOUT2。
3．7 工作放大器的選擇
由于LTC2753―16具有16位的高精度。因此在選擇工作放大器要慎重考慮，以期達(dá)到最佳狀態(tài)。而工作放大器偏移量的INL和DNL的靈敏度相對(duì)上一代的乘法DAC已大大降低。

4 結(jié)語(yǔ)
創(chuàng)建一個(gè)高精度、多種輸出范圍軟件配置的16位DAC不再是一件復(fù)雜、昂貴的設(shè)計(jì)?，F(xiàn)在一個(gè)簡(jiǎn)潔的電路設(shè)計(jì)產(chǎn)生了更小的尺寸、低成本和更高精度的回報(bào)。