技術(shù)10：將時(shí)鐘信號(hào)與攻擊信號(hào)屏蔽開

將時(shí)鐘信號(hào)與攻擊信號(hào)屏蔽開，目的是避免噪聲與時(shí)鐘耦合并減少抖動(dòng)。圖10介紹了一種屏蔽信號(hào)的方法。在圖中，信號(hào)路徑為M1(藍(lán)線)，在各個(gè)方向與電路中的其他信號(hào)屏蔽開。屏蔽層通常與時(shí)鐘網(wǎng)絡(luò)相同的接地電位連接。

4. 保持電源和接地電源干凈

任何模擬電路的電源抑制比(PSRR)都是有限的。電源和接地電源噪聲過大可能影響性能。處理寬帶信號(hào)時(shí)更是如此，原因是低頻率時(shí)抑制比高，但高頻率時(shí)抑制比自然會(huì)降低。因此，模擬電源應(yīng)保持干凈，并且使用時(shí)應(yīng)正確去耦合電容。

還有些其他影響，如布線電阻過大可能導(dǎo)致直流(DC)電壓壓降超出數(shù)據(jù)轉(zhuǎn)換器工作范圍，還可能造成交流(AC)電壓響應(yīng)數(shù)據(jù)轉(zhuǎn)換器的自生紋波噪聲變慢，可以采用以下技術(shù)。

技術(shù)11：保持電源和接地布線電阻夠小

設(shè)計(jì)師應(yīng)遵循數(shù)據(jù)轉(zhuǎn)換器廠商的建議，使電源和接地布線電阻在限制范圍內(nèi)。這些限制的目的是確保數(shù)據(jù)轉(zhuǎn)換器的電流消耗造成的壓降不會(huì)使電源電壓超出IP的工作范圍。此外，如前面所解釋的，走線電阻會(huì)使自生紋波響應(yīng)變慢。

技術(shù)12：使用專用的電源布線

集成多個(gè)數(shù)據(jù)轉(zhuǎn)換器時(shí)，設(shè)計(jì)師應(yīng)使用專用電源布線，至少包括IO電源。圖11a解釋了兩個(gè)IQ-模擬-數(shù)字轉(zhuǎn)換器情況下的要求。

對于pad數(shù)量受限的系統(tǒng)，只要數(shù)據(jù)轉(zhuǎn)換器使用相同的時(shí)鐘頻率和相位，多個(gè)數(shù)據(jù)轉(zhuǎn)換器就可以共用相同的IO電源(如圖11b所示)。布線必須與I/O電源(采用星形連接)隔離，并保持電源分布對稱。圖11c圖示說明了不正確的電源分布。在這個(gè)例子中，電源分布沒有保持對稱，造成性能降低和串?dāng)_。

結(jié)論

任何模擬電路的電源抑制比(PSRR)都是有限的。電源和接地電源噪聲過大可能影響性能。處理寬帶信號(hào)時(shí)更是如此，原因是低頻率時(shí)抑制比高，但高頻率時(shí)抑制比自然會(huì)降低。因此，模擬電源應(yīng)保持干凈，并且使用時(shí)應(yīng)正確去耦合電容。

通過在系統(tǒng)芯片設(shè)計(jì)中選用Synopsys數(shù)據(jù)轉(zhuǎn)換器IP，設(shè)計(jì)師將經(jīng)過優(yōu)化的數(shù)據(jù)轉(zhuǎn)換器IP集成在系統(tǒng)芯片中，滿足應(yīng)用要求和應(yīng)對系統(tǒng)芯片的惡劣環(huán)境。

除了選擇IP外，IP物理集成部署不正確會(huì)影響系統(tǒng)性能。采用本文中的技術(shù)有助于系統(tǒng)地解決IP集成挑戰(zhàn)。除提供高質(zhì)量、可靠耐用的數(shù)據(jù)轉(zhuǎn)換器IP進(jìn)行系統(tǒng)芯片集成外，Synopsys可在集成過程中提供廣泛的工程支持(包括詳細(xì)的集成指南、集成檢查清單和由經(jīng)驗(yàn)豐富的新思科技應(yīng)用工程師專門進(jìn)行集成審核)并簡化系統(tǒng)芯片集成過程，有助確保芯片一次成功。

Synopsys具有超過十五年的數(shù)據(jù)轉(zhuǎn)換IP研發(fā)與應(yīng)用經(jīng)驗(yàn)，可提供全面的、經(jīng)硅驗(yàn)證的200多種DesignWare數(shù)據(jù)轉(zhuǎn)換器IP產(chǎn)品，包括過采樣sigma delta模擬-數(shù)據(jù)轉(zhuǎn)換器、流水線型模擬-數(shù)字轉(zhuǎn)換器、逐次逼近型模擬-數(shù)字轉(zhuǎn)換器(SAR ADC)和電流舵數(shù)字-模擬轉(zhuǎn)換器。DesignWare數(shù)據(jù)轉(zhuǎn)換器IP產(chǎn)品具有非常低的功率損耗，占用面積小，支持從180納米到28納米的制程。