摘要：隨著物聯(lián)網(wǎng)技術(shù)的發(fā)展，硬件間的相互通信速度要求越來(lái)越快。文中給出了采用Verilog HDL語(yǔ)言以有限狀態(tài)機(jī)的形式，在FPGA中實(shí)現(xiàn)對(duì)帶寄存器尋址的SP[接口控制的方法：同時(shí)介紹了通過(guò)SPI接口的結(jié)構(gòu)和工作原理，提出了所設(shè)計(jì)的SPI接口要求，并通過(guò)Modelsim SE 6．5仿真軟件進(jìn)行了仿真實(shí)驗(yàn)，得到了符合設(shè)計(jì)要求的仿真波形，且在FPGA開發(fā)板上得到了正確驗(yàn)證，證明該設(shè)計(jì)可應(yīng)用于帶寄存器尋址的SPI接口配置。
關(guān)鍵宇：物聯(lián)網(wǎng)；Verilog HDL；FPGA；有限狀態(tài)機(jī)；SPI

0 引言
SPI(Serial Peripheral Interface，串行外圍接口)總線是一種高速全雙工同步串行通信接口，可以實(shí)現(xiàn)CPU與各種外圍設(shè)備(如FLAS、LCD顯示驅(qū)動(dòng)器、網(wǎng)絡(luò)控制器、AD轉(zhuǎn)換器、DA轉(zhuǎn)換器和其他CPU等)以串行方式進(jìn)行通信以交換信息。相比于I2C接口和UART等其他串行接口，一般情況下，SPI接口的數(shù)據(jù)傳輸速度最快，可以達(dá)到幾個(gè)Mb／s。I2C接口由于是二線協(xié)議速度，很難超過(guò)1 Mb／s；UART工作在方式0(8位移位寄存器)時(shí)，時(shí)鐘速度為系統(tǒng)時(shí)鐘的1／12，而SPI接口時(shí)鐘速度一般為系統(tǒng)時(shí)鐘的1／4。本文給出了采用Verilog HDL語(yǔ)言，以FPGA為控制器設(shè)計(jì)的一種帶寄存器尋址的SPI接口的設(shè)計(jì)方法。

1 SPI總線結(jié)構(gòu)和工作原理
SPI總線一般使用四條信號(hào)線，以主／從模式工作，這種模式通常有一個(gè)主設(shè)備和多個(gè)從設(shè)備。數(shù)據(jù)傳輸過(guò)程由主機(jī)初始化。它是一種環(huán)形總線結(jié)構(gòu)，結(jié)構(gòu)框圖如圖1所示。SPI總線使用的四條信號(hào)線分別為SCLK、MOSI、MISO和CS。其中，SCLK為串行時(shí)鐘線，用來(lái)同步數(shù)據(jù)傳輸，由主機(jī)產(chǎn)生；MOSI是主機(jī)輸出，從機(jī)輸入數(shù)據(jù)線；MISO是主機(jī)輸入，從機(jī)輸出數(shù)據(jù)線；CS是從機(jī)選擇線，由主機(jī)控制輸出。

CS用于表示控制芯片是否被選中，即只有CS有效時(shí)(高電平或低電平)，對(duì)此芯片的操作才有效，從而在同一總線上連接多個(gè)SPI接口設(shè)備成為可能。當(dāng)SPI從機(jī)被選中時(shí)，在SPI主機(jī)輸出SCLK的控制下，SPI主機(jī)通過(guò)MOSI引腳發(fā)送數(shù)據(jù)，SPI從機(jī)通過(guò)MOSI接收數(shù)據(jù)，或者SPI從機(jī)通過(guò)MISO引腳發(fā)送數(shù)據(jù)，SPI主機(jī)通過(guò)MISO引腳接收數(shù)據(jù)。
SPI總線通過(guò)時(shí)鐘極性(CPOL)和時(shí)鐘相位(CPHA)兩個(gè)控制位來(lái)配置其工作方式及其接口數(shù)據(jù)傳輸時(shí)序。SPI總線工作時(shí)序圖如圖2所示。C POL用來(lái)控制SCLK的空閑狀態(tài)電平。當(dāng)CPOL=0時(shí)，SCLK的空閑狀態(tài)為低電平；當(dāng)CPOL=1時(shí)，SCLK的空閑狀態(tài)為高電平。CPHA用來(lái)控制采樣數(shù)據(jù)的時(shí)刻。當(dāng)CPHA=0時(shí)，在SCLK從空閑狀態(tài)跳變的第一個(gè)時(shí)沿(上升或下降)數(shù)據(jù)被采樣；當(dāng)CPHA=1時(shí)，在SCLK從空閑狀態(tài)跳變的第二個(gè)時(shí)沿?cái)?shù)據(jù)被采樣。

SPI總線工作原理：假定CPOL=0，CPHA=1。當(dāng)要傳輸數(shù)據(jù)時(shí)，SPI主機(jī)控制CS輸出有效電平，SCLK輸出時(shí)鐘信號(hào)，SPI總線處于工作狀態(tài)。當(dāng)SCLK第一個(gè)時(shí)沿(上升沿)來(lái)的時(shí)候，SPI主機(jī)的8位移位寄存器將最高位(MSB)的數(shù)據(jù)移出，并將剩余的數(shù)據(jù)分別左移一位，這時(shí)MOSI線上電平為剛移出MSB代表的電平；同時(shí)SPI從機(jī)的8位移位寄存器將最高位的數(shù)據(jù)移出，并將剩余的數(shù)據(jù)分別左移一位，而MISO線上電平為剛移出MSB代表的電平。然后當(dāng)?shù)诙r(shí)沿(下降沿)到來(lái)的時(shí)候，SPI主機(jī)的8位移位寄存器將鎖存MISO線上的電平，并將其移入最低位(LSB)：同時(shí)SPI從機(jī)的8位移位寄存器將鎖存MOSI線上的電平，并將其移入最低位。經(jīng)過(guò)8個(gè)SCLK時(shí)鐘周期后，兩個(gè)移位寄存器就實(shí)現(xiàn)了數(shù)據(jù)交換，即完成了一次SPI接口時(shí)序，然后SPI總線重新回到空閑狀態(tài)，從而SPI主機(jī)和SPI從機(jī)之間實(shí)現(xiàn)全雙工通信。

2 SPI總線協(xié)議設(shè)計(jì)和軟件實(shí)現(xiàn)
本文采用Verilog HDL語(yǔ)言以同步有限狀態(tài)機(jī)(FSM)的設(shè)計(jì)方法，實(shí)現(xiàn)了一種4線制全雙工的SPI總線。通過(guò)SPI主機(jī)訪問(wèn)SPI從機(jī)的控制寄存器，實(shí)現(xiàn)SPI主機(jī)和SPI從機(jī)間的SPI總線協(xié)議通信。
2．1 SPI總線協(xié)議
設(shè)計(jì)的SPI總線時(shí)序要求：當(dāng)CS為低電平時(shí)，MOSI線和MISO線上數(shù)據(jù)傳輸有效。數(shù)據(jù)傳輸由SCLK控制，每次數(shù)據(jù)傳輸開始于SCLK的下降沿。每個(gè)輸出的數(shù)據(jù)位在SCLK上升沿被采樣。1 b讀／寫位實(shí)現(xiàn)SPI主機(jī)對(duì)SPI從機(jī)的讀操作和寫操作。1 b的保留位用作擴(kuò)展。6 b地址是所要訪問(wèn)的SPI從機(jī)控制寄存器的地址。8 b數(shù)據(jù)是寫入或讀取SPI從機(jī)指定地址的控制寄存器的內(nèi)容。寫操作和讀操作時(shí)序圖如圖3所示。