基于FPGA的面陣CCD成像系統(tǒng)設(shè)計(jì)
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視頻信號(hào)處理單元主要完成預(yù)放、濾波、相關(guān)雙采樣(CDS)、后置放大以及A／D轉(zhuǎn)換等功能。本文采用集成圖像處理芯片VSP2230。VSP22 30是一款集成圖像處理芯片，它可以對(duì)CCD輸出信號(hào)進(jìn)行相關(guān)雙采樣，具有可編程暗電平校正、可編程增益放大器(放大范圍為-6～42 dB)、將模擬信號(hào)轉(zhuǎn)換為十位的數(shù)字信號(hào)等功能。
相關(guān)雙采樣(CDS)單元是對(duì)每個(gè)像元信號(hào)采樣兩次，分別獲得參考電平和信號(hào)電平，將兩個(gè)電平值的差作為CCD的輸出信號(hào)，通過相關(guān)雙采樣可以濾除復(fù)位噪聲、輸出放大器的白噪聲以及1／f噪聲等。
具體模式見圖4，在嵌位脈沖SHP的上升沿采集參考電平信號(hào)，在采用脈沖SHD的上升沿采集信號(hào)電平。SHP和SHD的位置很重要，對(duì)信號(hào)質(zhì)量影響。很大，需要精細(xì)調(diào)整。ICX415AL芯片的每一行前端有3個(gè)啞像元，后端有38個(gè)暗像元，通過測(cè)量這些像元的電荷量，可以獲得該款CCD的暗電平值，將上文的輸出信號(hào)再減去暗電平值，就可去除暗電流噪聲，輸出更準(zhǔn)確的信號(hào)。VSP2230芯片有兩個(gè)引腳即用來完成該任務(wù)，即CLPDM和CPLOB引腳。
在CCD輸出暗像元時(shí)，將CPLOB置為低電平，其他時(shí)候恒為高電平，在CCD輸出啞像元時(shí)，將CLPDM置為低電平，其他時(shí)候置為高電平。本文引用地址：http://cafeforensic.com/article/189623.htm
最后將模擬信號(hào)經(jīng)A／D轉(zhuǎn)換為10位數(shù)字信號(hào)，輸出給FPGA，再經(jīng)圖像采集卡輸出至顯示設(shè)備，即可觀看到視頻圖像。
3 波形仿真結(jié)果
本設(shè)計(jì)采用Altera公司的Cyclone系列的EP1C12F25617芯片，在QuartusⅡ9．1集成開發(fā)環(huán)境下，運(yùn)用VHDL語言進(jìn)行編程，利用Modelsim SE 6．5仿真工具進(jìn)行仿真，如圖5所示，時(shí)序滿足芯片手冊(cè)要求。
4 實(shí)驗(yàn)結(jié)果
將用VHDL語言編寫好的程序下載到FPGA中，用示波器檢測(cè)波形無誤后，接上CCD芯片，將圖像信號(hào)經(jīng)LVDS采集卡采集后顯示于電腦上，如圖6所示，由圖可知，該CCD成像系統(tǒng)成像效果良好，符合設(shè)計(jì)要求。
5 結(jié)論
在分析了SONY ICX415AL行間轉(zhuǎn)移型面陣CCD的驅(qū)動(dòng)時(shí)序的基礎(chǔ)之上，提出了基于FPGA的驅(qū)動(dòng)時(shí)序發(fā)生器的設(shè)計(jì)方案，并使用VHDL語言實(shí)現(xiàn)了該設(shè)計(jì)方案。整個(gè)設(shè)計(jì)充分結(jié)合了FPGA器件的設(shè)計(jì)簡(jiǎn)單、調(diào)試靈活、性能優(yōu)越等優(yōu)點(diǎn)和VHDL語言的硬件描述能力強(qiáng)、便于學(xué)習(xí)和理解等優(yōu)點(diǎn)。該CCD相機(jī)具有每秒50幀的幀頻，適用于觀測(cè)高速運(yùn)動(dòng)的物體，成像效果良好，目前已運(yùn)用于實(shí)際工程中。
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評(píng)論