一個(gè)核首先要有核的功能描述文件, 用于說(shuō)明該核的功能、時(shí)序要求等, 如圖2所示, 其次還要包括設(shè)計(jì)實(shí)現(xiàn)和設(shè)計(jì)驗(yàn)證兩個(gè)方面的文件, 即不但要有實(shí)現(xiàn)核功能的寄存器傳輸級(jí)(RTL ) 源碼或網(wǎng)表, 還要有用于核實(shí)現(xiàn)后驗(yàn)證邏輯功能正確性的仿真模型和測(cè)試向量。硬核的實(shí)現(xiàn)較簡(jiǎn)單, 類(lèi)似于PCB 設(shè)計(jì)中IC 芯片的使用, 軟核的使用情況較為復(fù)雜, 實(shí)現(xiàn)后的性能與使用者的具體實(shí)現(xiàn)方式有關(guān), 為保證軟核的性能, 軟核提供者一般還提供綜合描述文件, 用于指導(dǎo)軟核的綜合, 固核的使用介于上述二者之間。

圖2　核由設(shè)計(jì)實(shí)現(xiàn)和設(shè)計(jì)驗(yàn)證組成　很多核提供者都提供核的評(píng)價(jià)環(huán)境和演示、開(kāi)發(fā)板,便于用戶了解核的功能和使用。

核基FPGA 設(shè)計(jì)流程如圖3所示。設(shè)計(jì)輸入部分包括:

1) 用戶設(shè)計(jì)邏輯、軟核、固核或硬核仿真模型的輸入,

2) 功能仿真,

3) 邏輯綜合。其中仿真模型是一個(gè)行為級(jí)模型, 只用作功能仿真, 不進(jìn)行綜合。

圖3　核基FPGA 設(shè)計(jì)流程

設(shè)計(jì)的輸入一般是采用HDL 語(yǔ)言, 如VHDL、V erilog 等, 輸入完設(shè)計(jì)和仿真模型后就可進(jìn)行功能仿真, 當(dāng)功能仿真完成后, 就可進(jìn)行邏輯電路的綜合。

用戶邏輯和軟核的綜合應(yīng)加合理的時(shí)序約束, 以滿足設(shè)計(jì)的要求, 約束條件可由綜合文件(Synthesis Script ) 給出。完成設(shè)計(jì)輸入后進(jìn)入設(shè)計(jì)實(shí)現(xiàn)階段,在此階段固核的網(wǎng)表和設(shè)計(jì)約束文件, 用戶綜合出的網(wǎng)表和設(shè)計(jì)約束文件一起輸入給FPGA 布局布線工具, 完成FPGA 的最后實(shí)現(xiàn), 并產(chǎn)生時(shí)序文件用于時(shí)序仿真和功能驗(yàn)證。最后進(jìn)入設(shè)計(jì)驗(yàn)證階段,用靜態(tài)時(shí)序分析判定設(shè)計(jì)是否達(dá)到性能要求, 對(duì)比功能仿真結(jié)果和時(shí)序仿真結(jié)果, 驗(yàn)證設(shè)計(jì)的時(shí)序和功能是否正確。若設(shè)計(jì)的性能不能達(dá)到要求, 需找出影響性能的關(guān)鍵路徑, 并返回延時(shí)信息, 修改約束文件, 對(duì)設(shè)計(jì)進(jìn)行重新綜合和布局布線, 如此重復(fù)多次直到滿足設(shè)計(jì)要求

為止。若重復(fù)多次還不能達(dá)到設(shè)計(jì)要求, 則需修改設(shè)計(jì)或采用其它實(shí)現(xiàn)技術(shù)。

3　軟核的設(shè)計(jì)及使用

由于FPGA 的硬件技術(shù)迅速發(fā)展, 硬件資源越來(lái)越豐富, 速度越來(lái)越快, 使軟核資源利用率不高、工作速度較低等不足得到很大的彌補(bǔ), 軟核在核基設(shè)計(jì)中作用越來(lái)越大。其主要優(yōu)點(diǎn)是功能與實(shí)現(xiàn)技術(shù)無(wú)關(guān), 使用靈活。這樣我們可以很方便地在不同的實(shí)現(xiàn)技術(shù)下使用軟核。如用X IL INX FPGA 實(shí)現(xiàn)的軟核, 不需改動(dòng)設(shè)計(jì), 重新綜合后就可以用ACTEL FPGA 實(shí)現(xiàn), 設(shè)計(jì)實(shí)現(xiàn)的靈活性大為提高。但軟核的性能受實(shí)現(xiàn)技術(shù)影響還是很大, 怎樣保證軟核達(dá)到預(yù)想的性能是目前需要解決的難題。國(guó)外近年提出了與實(shí)現(xiàn)技術(shù)無(wú)關(guān)的可綜合軟核的思想, 希望通過(guò)對(duì)編制軟核的HDL 源碼的某種限制, 并結(jié)合綜合工具的時(shí)序約束功能, 達(dá)到部分控制軟核性能的目的。如限制軟核只能采用嚴(yán)格的同步邏輯設(shè)計(jì), 沒(méi)有反饋環(huán)路、多時(shí)鐘路徑、三態(tài)邏輯、鎖存器和異步置位復(fù)位觸發(fā)器, 只使用D 觸發(fā)器和邏輯門(mén)。這樣借助于綜合工具, 可有效地控制軟核關(guān)鍵路徑的延時(shí),并預(yù)測(cè)具體實(shí)現(xiàn)技術(shù)中軟核的性能。當(dāng)然這是以犧牲一定的FPGA 邏輯資源為代價(jià)的, 但隨著硅技術(shù)的發(fā)展, 硬件資源十分豐富, 用一定的硬件資源浪費(fèi)去換取設(shè)計(jì)靈活性提高是值得的, 正如在PC 機(jī)軟件設(shè)計(jì)中, 現(xiàn)在已很少有人過(guò)多考慮程序占用的存儲(chǔ)空間一樣。

本文作者按照上述軟核設(shè)計(jì)思想, 采用全同步邏輯設(shè)計(jì), 只使用D 觸發(fā)器和邏輯門(mén), 實(shí)現(xiàn)了與PIC16C57兼容的8位微控制器的設(shè)計(jì)。頂層結(jié)構(gòu)如圖4, 采用哈佛結(jié)構(gòu), 取指和指令執(zhí)行并行工作, 除少數(shù)幾條程序跳轉(zhuǎn)指令外, 全部為單時(shí)鐘周期指令。程序存儲(chǔ)器ROM 一般放在FPGA 外, 若ROM 中指令較少, 也可放在FPGA 內(nèi)。數(shù)據(jù)總線采用多路選擇器形式, 以適應(yīng)不同的實(shí)現(xiàn)技術(shù)。指令寄存器和特殊功能寄存器, 包括IO 端口寄存器、狀態(tài)寄存器、程序計(jì)數(shù)器等, 都由D 觸發(fā)器構(gòu)成, 通用寄存器采用了FPGA 的RAM 模塊, 指令譯碼和算數(shù)邏輯單元由組合邏輯門(mén)構(gòu)成。

圖4　8位微控制器頂層結(jié)構(gòu)圖