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          應(yīng)用CPLD實(shí)現(xiàn)交通控制系統(tǒng)芯片設(shè)計(jì)

          作者: 時(shí)間:2012-10-25 來(lái)源:網(wǎng)絡(luò) 收藏

          (2)完全集成化的環(huán)境

          它是一個(gè)完全集成化、易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境,設(shè)計(jì)輸入方式有圖形輸入、文本輸入、波形輸入、狀態(tài)機(jī)設(shè)計(jì)輸入。其編譯及設(shè)計(jì)處理寫仿真、定時(shí)分析、邏輯綜合與適配均為Windows圖形界面。

          (3)支持各種硬件描述語(yǔ)言

          支持各種HDL設(shè)計(jì)輸入選項(xiàng),包括VHDL、VerilogHDL、ABEL、AHDL等硬件描述語(yǔ)言。

          (4)豐富的設(shè)計(jì)庫(kù)

          提供豐富的庫(kù)單元設(shè)計(jì)調(diào)用,包括74系列的全部器件和多種特殊的邏輯宏功能、新型的參數(shù)化兆功能。對(duì)于復(fù)雜的大系統(tǒng),設(shè)計(jì)者需調(diào)用宏單元庫(kù),并對(duì)其修改某些參數(shù),而無(wú)需自己用基本邏輯單元來(lái)構(gòu)成某種功能,以大大減輕設(shè)計(jì)人員的工作量,縮短設(shè)計(jì)周期。

          電路的設(shè)計(jì)流程如圖2所示。將所設(shè)計(jì)的電路用原理圖輸入和硬件描述語(yǔ)言輸入,應(yīng)用EDA軟件平臺(tái)(MAX+PLUS

          II)編譯通過(guò)后,再進(jìn)行邏輯功能仿零點(diǎn),生成目標(biāo)文件,下載到FLEX10K芯片,完成系統(tǒng)設(shè)計(jì)。

          2 設(shè)計(jì)

          2.1 系統(tǒng)介紹

          圖3為一十字路口交通管理器,控制甲、乙2道的紅、黃、綠3色燈。計(jì)數(shù)顯示部分為2個(gè)倒計(jì)時(shí)器,顯示甲、乙車道允許通車時(shí)間,指揮車輛和行人安全通行。其R1、Y1、G1為甲道紅、黃、綠燈;R2、Y2、G2為乙道紅、黃、綠燈。

          甲道通告時(shí)間為t3,乙道通行時(shí)間為t2,黃燈亮(停車)時(shí)間為t1,C1、C2、C3為定時(shí)器工作使能信號(hào),為1時(shí)定時(shí)器計(jì)數(shù);W1、W2、W3為定時(shí)器的指示信號(hào),計(jì)數(shù)時(shí)信號(hào)為0,計(jì)數(shù)結(jié)束時(shí)信號(hào)為1。

          2.2 FLEX10K內(nèi)部邏輯功能設(shè)計(jì)

          芯片內(nèi)部邏輯功能設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法,系統(tǒng)頂層電路如圖4所示。它分為5個(gè)次級(jí)模塊:控制器(traffic_control)、定時(shí)器1、定時(shí)器2、定時(shí)器3、(其定時(shí)時(shí)間為t3、t2和t1)、計(jì)數(shù)顯示(含減法計(jì)數(shù)器和動(dòng)態(tài)掃描電路)。

          頂層電路圖中減法計(jì)數(shù)器和動(dòng)態(tài)掃描電路用圖形輸入描述,其它次級(jí)模塊控制器、定時(shí)器1、定時(shí)器2、定時(shí)器3用VHDL硬件語(yǔ)言描述。核心模塊控制器的VHDL源文件如下:



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