摘要：隨著FPGA的設(shè)計(jì)速度、尺寸和復(fù)雜度明顯增長(zhǎng)，在整個(gè)設(shè)計(jì)流程中的實(shí)時(shí)驗(yàn)證和調(diào)試部分成為當(dāng)前FPGA系統(tǒng)的關(guān)鍵部分。獲得FPGA內(nèi)部信號(hào)有限、FPGA封裝和印刷電路板(PCB)電氣噪聲，這一切使得設(shè)計(jì)調(diào)試和檢驗(yàn)變成設(shè)計(jì)周期中最困難的流程。本文重點(diǎn)介紹在調(diào)試FPGA系統(tǒng)時(shí)遇到的問(wèn)題及有助于提高調(diào)試效率的技術(shù)，通過(guò)邏輯分析儀配合FPGA View軟件快速有效的觀測(cè)FPGA內(nèi)部節(jié)點(diǎn)信號(hào)。最后提供了FPGA具體的調(diào)試過(guò)程和方法。

引言

隨著FPGA的設(shè)計(jì)速度、尺寸和復(fù)雜度明顯增長(zhǎng)，使得整個(gè)設(shè)計(jì)流程中的實(shí)時(shí)驗(yàn)證和調(diào)試成為當(dāng)前FPGA系統(tǒng)的關(guān)鍵部分。獲得FPGA內(nèi)部信號(hào)有限、FPGA封裝和印刷電路板(PCB)電氣噪聲，這一切使得設(shè)計(jì)調(diào)試和檢驗(yàn)變成設(shè)計(jì)周期中最困難的流程。另一方面，幾乎當(dāng)前所有的像CPU、DSP、ASIC等高速芯片的總線，除了提供高速并行總線接口外，正迅速向高速串行接口的方向發(fā)展，F(xiàn)PGA也不例外，每一條物理鏈路的速度從600Mbps到高達(dá)10Gbps，高速I/O的測(cè)試和驗(yàn)證更成為傳統(tǒng)專注于FPGA內(nèi)部邏輯設(shè)計(jì)的設(shè)計(jì)人員面臨的巨大挑戰(zhàn)。這些挑戰(zhàn)使設(shè)計(jì)人員非常容

易會(huì)把絕大部分設(shè)計(jì)周期時(shí)間放在調(diào)試和檢驗(yàn)設(shè)計(jì)上。

為幫助您完成設(shè)計(jì)調(diào)試和檢驗(yàn)流程，它需要使用新的調(diào)試和測(cè)試工具，幫助調(diào)試設(shè)計(jì)，同時(shí)支持在FPGA上全速運(yùn)行。

本文重點(diǎn)介紹在調(diào)試FPGA系統(tǒng)時(shí)遇到的問(wèn)題及有助于提高調(diào)試效率的技術(shù)，針對(duì)Altera和Xilinx的FPGA調(diào)試提供了最新的方法和工具。

FPGA設(shè)計(jì)流程概述

在FPGA系統(tǒng)設(shè)計(jì)完成前，有兩個(gè)不同的階段：設(shè)計(jì)階段，調(diào)試和檢驗(yàn)階段(參見(jiàn)圖1)。設(shè)計(jì)階段的主要任務(wù)是輸入、仿真和實(shí)現(xiàn)。調(diào)試和檢驗(yàn)階段的主要任務(wù)是檢驗(yàn)設(shè)計(jì)，校正發(fā)現(xiàn)的任何錯(cuò)誤。

[圖示內(nèi)容：]

Simplify, Leonardo Spectrum, Design Compiler FPGA: Simplify, Leonardo Spectrum, 設(shè)計(jì)匯編器FPGA

Vendor Specific Tools: 廠商特定工具

Design Phase: 設(shè)計(jì)階段

Entry: 輸入

Synthesis: 綜合

Implementation: 實(shí)現(xiàn)

Place: 裝配

Route: 布線

Download to FPGA Device: 下載到FPGA器件

Back Annotation: 反向注釋

Debug Verification Phase: 設(shè)計(jì)檢驗(yàn)階段:

Functional Simulation: 功能仿真

Static Timing Analysis: 靜態(tài)定時(shí)分析

Timing Simulation: 定時(shí)仿真

In-Circuit Verification: 在線驗(yàn)證

ILA, SingalTap, Dynamic FPGA Probe, Logic Analyzer: ILA, SingalTapII, 動(dòng)態(tài)FPGA探頭, 邏輯分析儀