一、硬件電路設(shè)計(jì)

本文選用CPLD 是ALTERA 公司的EPM240T100，結(jié)合MAX232 接口芯片進(jìn)行串口通信設(shè)計(jì)，框圖如下圖1 所示。

圖1 CPLD串口通信模塊硬件設(shè)計(jì)

二、VHDL程序模塊設(shè)計(jì)及描述

使用VHDL 對CPLD 進(jìn)行編程，設(shè)計(jì)3 個模塊，波特率發(fā)生模塊，接收器，發(fā)送器。

1. 波特率發(fā)生模塊

波特率發(fā)生器實(shí)際是一個分頻器，如前所述，本文設(shè)計(jì)的波特率為19.2kb/ 秒，設(shè)計(jì)使用的時鐘頻率為10MHz，所以計(jì)數(shù)器進(jìn)行計(jì)數(shù)時計(jì)數(shù)到260進(jìn)行翻轉(zhuǎn)。

程序如下（關(guān)鍵部分保留，非必要部分用……代替）：

……

ENTITY uart IS

GENERIC（d_len:INteGER:=8）；

PORT （

f10MHz:IN STD_LOGIC;-- 系統(tǒng)時鐘

reset:IN STD_LOGIC;-- 復(fù)位信號

rxd:IN STD_LOGIC; -- 串行接收

txd:OUT STD_LOGIC;-- 串行發(fā)送

）；

END uart;

ARCHITECTURE behav of uart IS

……

BEGIN

rxds=rxd;

PROCESS（f10MHz,reset）

-- 設(shè)置波特率發(fā)生器 19200kb/s

VARIABLE clk19200hz: STD_LOGIC;

VARIABLE count:INTEGER RANGE 0 TO 260;

BEGIN

IF reset='0' THEN

count:=0;

clk19200hz:='0';

ELSIF f10MHz'EVENT AND f10MHz='1' THEN

IF count=260 THEN

count:=0;clk19200hz:= NOT clk19200hz;

ELSE

count:=count+1;

END IF;

END IF;

baud_rate=clk19200hz;

END PROCESS;