光標(biāo)控制模塊描述光標(biāo)的圖形，控制光標(biāo)的移動(dòng)。通過(guò)改變光標(biāo)的坐標(biāo)和分頻來(lái)控制光標(biāo)移動(dòng)的方向和速度。光標(biāo)的顏色為紅色。

基于FPGA的VGA視覺(jué)刺激器充分利用了FPGA半定制電路的特點(diǎn)，采用同步時(shí)序設(shè)計(jì)方式，不但性能穩(wěn)定，而且能根據(jù)需要靈活地設(shè)計(jì)不同的視覺(jué)刺激器。它實(shí)現(xiàn)方便，功能強(qiáng)大，兼具用硬件或軟件方式實(shí)現(xiàn)視覺(jué)刺激器的優(yōu)點(diǎn)。

1.3 瞬態(tài)視覺(jué)誘發(fā)電位的提取與識(shí)別

累加平均方法是最經(jīng)典的誘發(fā)電位信號(hào)處理方法，也是電生理測(cè)量中提高信噪比最常用的方法[2]。在FPGA中設(shè)計(jì)的累加平均算法的框圖如圖3所示，包括觸發(fā)信號(hào)檢測(cè)模塊、RAM地址控制模塊、異步雙口RAM、累加器和除法器。

觸發(fā)信號(hào)檢測(cè)保證了刺激與視覺(jué)誘發(fā)電位的鎖時(shí)同步關(guān)系。只有檢測(cè)到最早閃爍的刺激模塊的觸發(fā)信號(hào)，才把腦電數(shù)據(jù)存儲(chǔ)到RAM中。當(dāng)達(dá)到要求的閃爍次數(shù)時(shí)，停止數(shù)據(jù)的寫(xiě)入。根據(jù)刺激模塊之間的延時(shí)關(guān)系，可以確定與各個(gè)刺激模塊相應(yīng)的數(shù)據(jù)在RAM中的起始地址。然后，按照起始地址讀出數(shù)據(jù)給累加器，累加的次數(shù)與閃爍次數(shù)相同。最后，用除法器除以累加的次數(shù)，得到累加后的平均結(jié)果.

知識(shí)產(chǎn)權(quán)(IP)核，是指己驗(yàn)證的、可重利用的、具有某種確定功能的IC模塊。FPGA有大量各種用途的IP核。這些IP核對(duì)內(nèi)核進(jìn)行了參數(shù)化，通過(guò)頭文件或圖形用戶(hù)接口(GUI)可以方便地對(duì)參數(shù)進(jìn)行操作。通過(guò)異步雙口RAM IP核調(diào)用片內(nèi)RAM來(lái)緩存腦電數(shù)據(jù)，保證了數(shù)據(jù)接口的同步和數(shù)據(jù)處理速度。用累加器IP核和除法器IP核來(lái)實(shí)現(xiàn)算法中的累加器和除法器。

只采用累加平均的方法, 需要進(jìn)行上百次才能得到可靠的誘發(fā)電位波形, 信號(hào)提取的時(shí)間太長(zhǎng)。在少量次累加平均時(shí)，為了進(jìn)一步提高信噪比，提取出較為理想的誘發(fā)電位波形，采用數(shù)字濾波的方法來(lái)減少噪聲的影響。FIR濾波器具有嚴(yán)格的線性相位，穩(wěn)定性好，而且通頻帶比較平坦。所以，采用FIR濾波器來(lái)實(shí)現(xiàn)數(shù)字濾波。用窗函數(shù)設(shè)計(jì)法設(shè)計(jì)一個(gè)15階的低通FIR濾波器，窗函數(shù)為海明窗，截止頻率為10 Hz。利用MATLAB工具箱中的FDATool設(shè)計(jì)濾波器，并轉(zhuǎn)換為HDL代碼，可以很方便地在FPGA中實(shí)現(xiàn)FIR濾波器。通過(guò)調(diào)用CycloneⅡ芯片中用于DSP運(yùn)算的嵌入式乘法器來(lái)實(shí)現(xiàn)FIR濾波中的乘法運(yùn)算。與基于邏輯單元的乘法器相比，嵌入式乘法器性能更高，占用邏輯單元更少。嵌入式乘法器能夠與CycloneⅡ器件的M4K RAM塊進(jìn)行無(wú)縫集成，實(shí)現(xiàn)高效的DSP算法[6]。

瞬態(tài)視覺(jué)誘發(fā)電位的識(shí)別，就是要將誘發(fā)電位信號(hào)轉(zhuǎn)換成一系列控制命令，從而實(shí)現(xiàn)人腦與外界的通信與控制。模板匹配是傳統(tǒng)的模式識(shí)別方法之一。相關(guān)系數(shù)是變量之間相關(guān)程度的指標(biāo)，可以用于判斷曲線擬合程度。用相關(guān)系數(shù)來(lái)衡量模板與未知模式匹配的好壞，是一個(gè)有效且可行的方法。

首先,選定一個(gè)特征明顯的瞬態(tài)視覺(jué)誘發(fā)電位波形，作為模板匹配的參考模板;然后，把實(shí)時(shí)提取誘發(fā)電位波形與參考模板做相關(guān)系數(shù)計(jì)算。若相關(guān)系數(shù)值大于設(shè)定的閾值時(shí)，就認(rèn)為檢測(cè)到了的誘發(fā)電位，發(fā)出控制命令，使光標(biāo)移向相應(yīng)的刺激模塊，從而實(shí)現(xiàn)瞬態(tài)視覺(jué)誘發(fā)電位的識(shí)別。

相關(guān)系數(shù)的計(jì)算公式如下：

假定模板的數(shù)據(jù)為y，可以先離線計(jì)算出公式(1)中含y項(xiàng)的值，存在ROM中，從而提高實(shí)時(shí)計(jì)算的速度。只需要1個(gè)乘加器IP核，調(diào)用FPGA芯片中的嵌入式乘法器，就可以實(shí)現(xiàn)分子和分母中的乘加運(yùn)算，節(jié)省了器件的資源。用開(kāi)根號(hào)IP核來(lái)實(shí)現(xiàn)開(kāi)根號(hào)運(yùn)算。

FPGA運(yùn)行速度快，內(nèi)部程序并行運(yùn)行，并且有DSP運(yùn)算IP核和嵌入式乘法器，能夠快速準(zhǔn)確地完成腦電處理算法，滿(mǎn)足信號(hào)處理的實(shí)時(shí)性要求。